+ ma 1K SADA ‘SIMBOLO 10K . vi ‘TTABELA VERDADE 4 4 EnRADA_|_SAMDA Curva de 0 1 transferéncia 5 Analisando-se a curva de transferéncia do bloco RTL inver- sor, nota-se que para uma tensdo de entrada menor ou igual a 0,7(V) a saida é alta, pois o transistor esta em regime de corte, logo You = 5(v). Se a tensdo de entrada for maior ou igual a 1,66(V), haverd u ma corrente de base suficiente para saturar o transistor, e a saida sel ra baixa. Assim, estes pardmetros caracterizam a funcao légica deste bloco RTL inversor. ACOPLAMENTO DE BLOCOS RTL Quando um Bloco Légico deve alimentar varias cargas @ impor tante que se verifique dois fatores basicos: a) Compatibilidade de Niveis Légicos b) FAN OUT A compatibilidade de Niveis Légicos prevé que o valor de tensdo de saida correspondente a nivel zero de um bloco légico deve ser interpretado como nivel zero pela entrada de outro bloco légico co] nectado como carga deste, e analogamente para nivel um. Em geral, a compatibilidade sempre existe na conexo de blocos légicos de mesma familia, entretanto quando as cargas do alimentador pertencerem a ou- tras familias diferentes ocorrera a incompatibilidade de niveis légi- cos. A solucdo deste problema de ordem pratica sera estudada posterior] mente. Portanto, analisar-se-4 0 caso em que hd a compatibilidade de niveis légicos. Além desta preocupac&o quando ao acoplamento de blocos légicos, & muito importante conhecer-se 0 nimero de blocos que se- | 4. rdo conectados como cargas de blocos alimentador, isto é, o FaNL_——| our. © FAN OUT deve ser calculado em funcdo tipo de Familia Légi| ca que se esta trabalhando, ressaltando que este cAleulo sera detalha| do para varias familias diferentes. CAlculo do FAN OUT do Bloco RTL Inversor © circuito mostrado a seguir: CARGAS ENTRADA Rg Bloco Alimentador No cAlculo do FAN OUT deve-se observar cuidadosamente qual é| © caso critico para efetua-lo, a fim de nfo super dimensionar este pa rametro. Esta preocupagdo baseia-se em se considerar a saida do blo- co alimentador em zero ou em um. Se a saida estiver em zero, 0s blocos RTL inversores conec- tados como cargas consumirao uma corrente praticamente nula do alimen tador, devido ao corte dos transistores, o que fornecera um FAN OUT grande. Por outro lado se a saida estiver em um, todos os blocos RTL inversores conectados como cargas consumirao uma corrente significati va e suficiente para saturacdo dos transistores, fato que resulta em FAN OUT bem menor. Desta forma, considera-se a saida do bloco RTL in- versor em nivel légico um para 0 cAloulo do FAN OUT. Exemplo niimerico: Dados: Vent ge SVO,2 wv) Yee sar 7 +7 (WD Psat = 50 a a al)CAlculo aa corrente Ig ga para o transistor do bloco RIL conectado como carga. = 5 2 02 To sar = = 4, 8ma 1K.n CAlculo da corrente de base necessaria para saturar o tran- sistor, considerando (3 na regiao de saturacdo igual a 50. Ip car Jesan , 0% 0,096 (ma, H SAT 50 = CAlewlo da corrente total fornecida pelo bloco alimentador para cargas. . cc ‘OH 3,34 (mA Kn onde: N = FAN OUT Por questées de seguranca, faz-se I, < NIg gaqy logo? 3,34(mA) << N ~ 0,096 (ma: A andlise acima mostra que 0 bloco alimentador fornece cor~ rente para as cargas, © por este motivo diz-se que © Ploco RIL alimen tador @ uma fonte de corrente para os blocos de carga BTL Apesar de parecer Sbvia a observagéo acima, ressaltacse que Pare outras — fami- lias o bloco alimentador pode absorver a corrente, © neste caso & co- nhecido como drenador ou sorvedouro de corrente- Alam disto, no cAlculo do FAN OUT mostrade para blocos RTL inversores anteriormente, ndo se considerou o efeito da marge de rut ldo neste parametro. Assim, apresentar-se-4 novos calculos, a fim de levidenciar este fato. para tal, considera-se Nyy = 0/6, ent&o vem:CAleulo de Voy Von = 2/26(¥) Utilizando o mesmo circuito anterior ve, ~ CAleulo da corrente de base necessaria para saturaro tran| sistor do bloco RTL inversor. A = 226-07 <4 a56 (may B SAT 10K ~ CAleulo da corrente total fornecida pelo bloco alimenta- dor para as cargas. - i Yoo OH 2126 a a4 may 1K Portanto: noc 2274 (ma) N Vo, = 4 - 0,2 = 3,8(V LT = Vip - Vaz = 0,9 - 0,7 = 0,2(V) A partir destes cAlculos, conclui-se que a margem de ruido baixa ndo melhorou em relag&o a familia RTL ou RCTL, de forma que o fabricante utiliza um artificio pratico para otimizar esta caracteris tica dos blocos légicos pTL Utiliza-se no lugar do diodo Dg, dois diodos em série, como mostra a figura. + Voc D, [-———°SAIDA apursazm 3 = Esta modificacdo altera a tensdo vy de 1,4(V) para 2,1(V),0 que aumenta Vj, para 1,4(V). Assim a nova curva de transferéncia ficamargem de 90 1,4 1,6 Viz, Refazemos os cdlculos anteriores, vem: NM, = 4- 1,6 = 2,4(v) NM, = 1,4 - 0,2 = 1,2(v O.L = 4-0,2 = 3,8(V! LT = 1,6-1,4 = 0,2(v uma consequéncia desta modificago é uma pequena redugdo na ruido alta, mas ainda é aceitavel. © circuito usado na prética recebeu uma modificacdo em rela ¢do ao anterior. Refere-se a substituico do diodo D, por um transis- tor bipolar, o que traz a grande vantagem do aumento da velocidade de comutagao urorrmczam de Tl. 2+ Voc A SAIDA Gi Exemplo numérico: CAlculo do FAN OUT de um circuito DTL mo diticado. paaos: Asan = 20 es saz = 92) Veg sat ~ Yep on * ‘p. = 0,7 (¥)ayn bloco alimentador em bivel baixo, ressaltando que este ird drenar cor rente dos blocos de carga DTL. Solucio: Se o bloco alimentador possuir sua saida em alto, todos de entrada dos Blocos de Carga DTL estarao! bloqueados, e o FAN OUT ser4 super dimensionado. Portanto, € necessArio executar este cAlculo para saida do Do circuito vem: Ver. * Vos + Ver2 = 2,1(v) (equacdo 1) r= t+ fp. Igo lequaco 2) = fp. Ing (equagdo 3) Yeo = pr - T+ Ryy Igy + Vy (equagao 4) Na equagdo 4, substitui-se a equacéo 2: ee ee) 4 = LSIKA) Tt + 20K]. ty, + 2,1 4- 2,1 = 1,5[kKn}) . gg + BIg, - 1,5({Ka] + 2tKA] Ty Usando ff = 2... = 20 por medidas de seguranca, vem: ty = 2 = oo s67 (may 33,5[KA] Ino 0,057 (ma) Logo: ne = pa: 5 Tar = B cap > Ing = 20. 0,057. 1073 = 1, 14¢may " Tor ie a sat * TB 22,8 (ma)Ig, = 22,8(ma) oe Tp = ee = 0, 76 tma BE SKN} = 0,9 3,5(K a] Portanto: Tag * Mew 0,76mA +N. 0,89mA = 22,8mA N 24 (FAN OUT) Desta forma, esclareceu-se a metodologia de cAlculo do PAN OUT para blocos légicos DTL, ressaltando que a familia DTL, assim co- mo RTL, apresenta um estado de baixa impedancia de saida somente para um dos niveis légicos de saida. FAMILIA HTL - HIGH THRESHOLD LOGIC A familia HTL surgiu no intuito de atender a necessidade de circuitos légicos com alta imunidade a ruidos, devido a utilizagao de sistemas digitais industriais em ambientes de grande ruido eletrico - magnético por muitas vezes causado por comutagdes sucessivas de cha~ ves, ignic&o de motores etc. A familai HTL é praticamente um bloco DTL| aperfeicoado, isto 6, em que o limiar m4ximo de reconhecimento de ni- vel légico baixo € bem superior, comparado com 0 bloco DTL convencio- nal. A figura a seguir ilustra o circuito: Com a substituicio do diodo Dg por um diodo Zener, cujo Y,rN ‘tipico é 6,9(V), Vy mudou de 2,1(V) para 8,3(V), sendo V,, mu-| 4, dou de 1,4(V) para 7,6(V). Isto prova que a imunidade a ruido 6 bastante melhorada com esta técnica. Porém em contra partida a fami- lia HTL possui o motor consumo de poténcia e o maior tempo de propaga| eGo de todas as familias existentes, o que constitui uma grande vanta| gem desta. FAMILIA TTL TRANSISTOR TRANSISTOR LOGIC A familia TTL @ uma das mais difundidas e utilizadas na pra| tica de Técnicas Digitais. Os motivos deste fato deve-se ao uso de transistores de mil) tiplos emissores (MET-MULTIPLE EMITTER TRANSISTORS) em substituigao aos diodos de entrada que fazem a Légica DTL. Com isto foi possivel od ter-se uma maior facilidade de integragéo, reduzindo o custo por chip além de melhores caracteristicas de velocidade e consumo, em relacao as técnicas RTL, DTL e HTL. Outra grande vantagem da familia TTL esté na capacidade de apresentar uma baixa impedincia em ambos estados de saida, isto é, ze ro e um, alias, caracteristica esta que ndo ocorreria em nenhuma das familias ja estudadas. A fim de facilitar a assimilacdo do funcionamento da estru- tura da Légica TTL, assim como os detalhes de cAlculos do FAN OUT, u- tilizar-se- 0 circuito basico de uma porta NAND-TTL, veja a figura: SAIDA TOTEM POLE Observando o circuito TTL acima, conclui-se que se todas as entradas estiverem em alto, a jung&o base emissor de T1 estara bloque ada, devido a polarizagéo reversa estabelecida. Com isso, haveré um fluxo de corrente via Rl e jungdo base coletor de Tl. Esta corrente i ra saturar o transistor T2, que por sua vez saturara T4, Assumindo V, cE SAT = 0,9, pois Van, = 0,7(V), logo Vy mantém o transistor 73 cortado, sen| dos tansistores igual a 0,2(V), tem-se Vy do tal situacdo assegurada pela presenga do diodo D1. Portanto, como T4 esta saturado a tensdo de saida é 0,2(V) e orresponde a nivel baixo, ressaltando que existe uma baixa impedanci,fa de saida neste estado. 94 Quando todas entradas, ou pelo menos uma delas, esti- verem em nivel baixo, a juncdo base emissor do transistor Tl conduzi-| ra, © que muda a tenso Vy de 2,1(V) para aproximadamente 0,7(V), ciz| cunstancia esta que tender& a cortar o transistor Q2. & importante comentar que algo similar ocorria na familial DIL, contudo para o transistor T2 sair da saturacao um certo tempo e- ra gasto, uma vez que a prépria corrente I1, proveniente da fonte,exe| cutava a descarga de portadores minoritarios que estavam em excesso| na regido de base. No caso da familia TTL o mesmo fendmeno ocorre, pol rém a corrente de descarga de portadores do transistor T2, 6 agora vezes o valor da corrente proveniente da fonte Vg, logo esta descar- ga é muito mais répida para a familia Tt. Esta caracteristica introduzida pelo MET é conhecida como} EFEITO TRANSISTOR. Continuando a anélise do circuito para entradas em nivel bai x0, conclui-se que quando T2 aumenta atingindo um valor suficiente pa Ya provocar uma corrente que ira saturar o transistor 13. Por outro la do, o transistor T4 estard cortado, pois quem fornecia corrente para este era T2 que também cortou. Com a saturagdo de T3, a fonte Vog en- contra um caminho de baixa impeddncia para a saida, logo tem-se ni- vel alto na saida. Portanto, constatou-se que a impedancia de saida é baixa pa ra ambos estados de saida, como j4 fora comentado anteriormente FAMILIA TTL - TRANSISTOR TRANSISTOR LOGTC SERIE TTL PADRAO Em 1964 a Texas Instrument introduziu a primeira linha de produto padrdo de circuito TTL. As séries 5400/7400, como sfo chama- das, tém sido uma das familias de circuito légico mais amplamente usa das. Sera feito referéncia somente & série 7400 uma vez que a iinica di| ferenca entre as versdes 5400 e 7400 & que a série 5400 & destinada ao| uso militar e pode operar com maior faixa de temperatura e fonte de alimentacdo. Muitos fabricantes de CT's produzem agora a linha 7400 embora que alguns usem seus préprios niimeros de identificagéo. Por exemplo, a Fairchild tem uma série de CI's TTL que usa niimero tais co mo 0 9N00, 9300, 9600 etc. Contudo, nas folhas de especificacées da Fairchild sAo indicados, usualmente, 0 equivalente nimero da série ' 7400. A série 7400 aopera, confiavelmente, na faixa de temperatu- ra de 0°C a 70°C e com tensdo de alimentagao (Vgg) podendo variar de 4,75(V) a 5,25(V). A série 5400 & mais flexivel uma vez que tolera a faixa de temperatura de -55°C a +125°C e faixa de tensdo de alimenta- c&o de 4,5(v) a 5,5(v). ambas as séries possuem FO = 10, tipicamente indicando que elas podem excitar, confiavelmente 10 outras entradas NIVEIS DE TENSAO DA SERIE 7400 A tabela da figura ilustra os niveis de tensdo de entrada esaida da série padrao 7400. Os valores maximos e minimos mostra dos s&o para as piores condigées da fonte de alimentacSo, tempe ratura e condicées de carga. Inspecdo da tabela revela que existe us tensGo de saida maxima com légica 0, Yor = 9/4(V) que 8 400(mv) menor que a tensdo necessaria na entrada para légica 0, Vyy, = 0,81), 0 que arante uma margem de ruido, no estado L, de 400(mV), isto é: = 0,8V-0,4v = 0,4¥ = 4o0nv Yn, = Vanmaxe 7 Voumaax Granpeza | Minto | ttprco | MAxIMo Yon, - 0,2 0,4 we 2,4 3,6 - Yar 7 ~ 8 Vin 2,0 - - Figura 1 - Tabela de tensdes da série padrao 7400. Po mesmo modo, a saida com légica 1, Voy, temo minimo ga- Fantido de 2,4(V), que 6 400(mv) maior que a tensdo necesséria na en- frada, com légica 1, Vzq = 2,0(v). Assim, a margem de ruido, no esta- do H, & 400(mv), isto é, Ywa = Youmin ~ Vrrimin 2,AV - 2,00 = 0,4v = 400my Ento, no pior caso, as margens de ruido garantidas para as séries 7400 sio ambas de 400(mv). POTENCIA DE DISSIPACKO POTENCIA DE DISSIPACKO © circuit légico 91, basico é a porta NE da figura. Tipica mente, sua pot&ncia de dissipacdo 8 de 10(mw). ATRASO DE PROPAGAGKO 4 porta NE TTL basica tem atrasos de propagacio tipicos de “pu ~ 11S toyz, = 7ns, que a4 um atraso de propagacio médio de ons. 4 tabela da Figura 2 sintetiza as caracteristicas da série padr&o 7400.96 GRANDEZAS VALORES Margem de ruido Vy = Yu = 400 (nv) (pior caso) Poténcia de dissipacdo Pa 10 (rn (porta basica) Atraso de Propagagiio ta = 9ns médio PAN-OUT tipico FO 10 Figura 2 - Caracteristicas da séire padrfo 7400. EXEMPLO 1 - Consultar as folhas de dados da porta légica 7400 - Quad 2 inp NAND Gate. Determinar a poténcia de dissipacio tipica e o atraso de prg pagacdo tipico de uma Gnica porta NE. Solucéo: A primeira coisa a notar é que este CI contém 4 portas NE. Pelas caracteristicas elétricas pode-se encontrar os valo- res da corrente Iqg. 1, 4(ma); 1, 12 (mA, ccH ccL Isto permite uma corrente I,q média de @(mA) que deve ser dividida, igualmente, entre as 4 portas. Assim, a poténcia média de dissipac&o de uma finica porta & de 2(ma) x 5(V) = 10(mw). Os valores tipicos de tpy;, € tpzy, S40 7ns e lins, respecti vametne. Isto di um atraso médio de 9ns. OUTRAS Ss! TES TTL Além da série 7400 - padrao, existem varias outras séries gue foram desenvolvidas para fornecer uma escolha mais ampla das ca- racteristicas de velocidade e poténcia de dissipacdo. SERIE LOW - POWER TTL - SERIE 74L00 (BAIXA POTRNCTA A série 74100 tem, essencialmente, o mesmo circuito basico que a série padrfo 7400. Os resistores maiores que possui reduzem as exig&ncias de poténcia porém, paga o preco de possui maior atraso de propagacfio (menor velocidade de operac&o). Uma porta NE tipica, desta série, possui Py = 1(mW) © tg = 33ns. A série 74L00 & ideal em aplicacdes nas quais a poténcia de dissipacdo 6 mais critica que a velocidade. Circuitos que operam bate rias, tais como as calculadoras, sio apropriadas para esta série TTL. SERIE HIGH SPEED TTL - SERIE _74H00 (ALTA VELOCIDADE © circuito b&sico para esta série é essencialmente o mesmo ie padrao 7400, exceto que seus resistores tém valores me que o danores e que o transistor Q3, seguidor de emissor é substituido por um par Darlington. Essas diferencas resultam numa muito maior velocidade de comutacao com um atraso de propagacdo ty = 6ns. Contudo, o aumento da velocidade é conseguida & custa _de| maior poténcia de dissipagdo. A porta NE basica nesta série tem Py 23(mw) . SERIE SCHOTTKY TTL - SERIE 74800 (VERSAO SCHOTTKY A série 74500 possui a mais elevada velocidade de comutagaio (menor atraso de propagacdo) das séries TTL. Ela consegue este desem- penho usando um diodo de barreira Schottky (SBD) ligado como grampea~ dor entre base e coletor de cada transistor do circuito. As caracte- risticas do SBD que o tornam fitil é a sua baixa queda de tensdo dire- ta (tipicamente 0,25V) e sua alta velocidade de comutacdo. A figura 3 (a) mostra um transistor grampeado com SBD. A presenca do SBD evita que a jung&o coletor-base do transistor torne-se polarizada diretamen te com mais do que 0,25V quando ocorrer a saturagdo. Consequentemente © transistor nfo @ levado, profundamente, 4 saturacdo, do que resulta poder voltar ao corte com mais rapidez. Esta configuracdo reduz 0 a- traso de propagacdo médio a 3ns para uma porta NE tipica. A série 74800, também, usa resistores menores para aumentar a velocidade de comutagao. Em contra partida a série sofre um aumento da poténcia de dissipacdo média para 23(mW) por porta. Desde que esta série possui essencialmente, o mesmo Py que a da série 74100, enquanto desempenha maior velocidade, ela é a série TTL mais amplamente usada em aplica~ gSes onde alta velocidade é importante. A figura 3(b) mostra o simbolo comum usado para representar os transistores Schottky. SBD () () Figura 3 - (a) SBD ligado entre coletor e base do transis- tor. (b) Simbolo do transistor Schottky. SERIE LOW-POWER SCHOTTKY TTL - SERIE 741800 (baixa poténcia, verso Schottky Outra série TTL - versdo Schottky usa resistores maiores pa ra decrescer a poténcia de dissipacéo. A série 741800 tem um Py tipi- co de somente 2(mW) por porta que é a mais baixa das séries TTL, ex- ceto a série 74100. Os resistores maiores causam um aumento em ta pa~ ra 9,5ns. Assim, esta série tem, aproximadamente, a mesma velocidade! que a série padrao 7400, entretanto, requer muito menor poténcia. Es~ te resultado permite que a série 741800 ocupe muitas das areas de a-plicagdes anteriormente dominadas pela série 7400. Na medida em que decresce o custo da série 741800, provavelmente, venha a se a mais importante de todas as séries TTL. A Tabela da Figura 4 mostra a comparagdo entre as cinco sé-| ries TTL. A maxima taxa de clock vista na tabela é a maxima frequén- cia com que os flip-flops, contadores etc, operam com confiabilidade SERIE ATRASO MEDIO POTENCIA MAXIMA TAXA FAN OUT* (ns) (mi) DE CLOCK (MHZ) 7400 9 10 35 10 741.00 33 1 3 10 74800 6 23 50 10 74800 3 23 125 10 74100 9,5 2 45 10 * Admitir que a saida esteja excitando entradas da mesma série. Figura 4 - Tabela de caracteristicas Ao projetar sistemas digitais usando portante conhecer como determinar e usar o FO) citag&o de cada circuito. A figura 5(a) mostra L ligada a varias entradas TTL. 0 transistor 04 esta sa estado légico turado e age como absorvedor da da. Apesar de lor diferente 880 Voy, REGRAS PARA CARGA DE TTL das cinco séries. dispositivos TTL, é im ou a capacidade de ex- uma Gnica saida TTL no corrente I), procedente de cada entra Q4 estar saturado sua resisténcia de saturagdo tem va- de zero. Assim, a corrente I,, produz uma queda de ten- cujo valor n§o deve exceder a 0,4(V) para TTL e isto limita © valor de Ip, e, consequentemente, o niimero de cargas que podem ser excitadas. + SV — at sv R, cortado Saturado a) Estado L de saida99 sv + ov Saturado IH IH Cortado b) Estado H de saida. Figura 5 - Capacidades de excitagdo da saida TTL A situagdo para o estado H na saida 6 mostrada na figura (b) na qual Q3 age como seguidor de emissor e esta fornecendo corrente a cada entrada TTL, Essas correntes so, justamente, correntes de dis- perséo de polarizag&o reversa, uma vez que as jungdes de entrada emis-| sor-base sao polarizadas reversamente. Se um excesso de carga for ex- citada a corrente total de saida Ig, pode tornar-se muito grande cau- sando queda através de R2, Q3 e Dl, o que faz diminuir V), para valo~ res abaixo do permitido 2,4(V). CARGAS UNITARIAS A fim de simplificar o projeto com circuitos TTL, os fabricay| tes estabeleceram fatores de carga de entrada e saida padronizados em termos de corrente. Essas correntes sAo chamadas cargas unitérias e sdo definidas da seguinte forma 40UA, no estado H 1 unidade de carga (UL) 1,6mA, no estado L Esses fatores de unidade de carga sio usados para expressar a capacidade de excitacao de saida e as exigéncias de entrada para os circuitos TL, em qualquer uma das cinco séries. EXEMPLO 2 - Referir-se 4 folha de dados da porta légica 7400 - Quad 2 inp NAND Gate. Determinar os fatd res de carga de entrada e saida em termos da u nidade de carga. Solugo: Da folha de dados tém-se: 40uA eT. -1,6mA (0 valor negativo desta grandeza in} Thy IL dica, simplesmente, que a corrente de entrada, no estado L, flui paral Nforma dos terminais de entrada). Entdo a porta NE - 7400 possui um faq‘tor de carga 1UL tanto em H quanto em L. 0 que quer dizer que qualquer entrada para uma das portas age como 1UL. As capacida~ des de excitagdo de saida do CI sao dadas na folha de dados, na qual FO = 10UL é indicado para cada saida. Isto significa dizer que cada. saida pode excitar, confiavelmente, um niimero de entradas cujo fator de carga total 6 10UL. Por exemplo, uma das saidas das portas NE (FO= 10UL) pode excitar 10 outras entradas NE (cada entrada = 1UL). EXEMPLO 3 - Determinar as maximas correntes de saida para a porta 7400 - NE em ambos os estados. Solugdo: JA foi visto no exemplo 2 que a saida 7400 - NE tem um FO = 10UL. No estado H, 1UL = 40uA. Assim, a saida dessa porta pode for necer 10 x 40UA = 400UA = Ip, enquanto mantendo Voy 2,4(v) No estado L, 1UL = 1,6mA. Assim, a saida desta porta pode ab sorver 10 x 1,6mA = 16mA = Ip,, enquanto mantendo Vy, 0, 4(V).._ ES ses valores de Ip, ¢ Ig, poderiam, também ser encontrados na folha de dados do 7400. Deve ser observado que esses maximos valores de corrente nao s&o determinados pelas limitacSes dos transistores de saida, porém pe la necessidade de manter os niveis légicos apropriados. Os transisto- res de saida podem manejar, com seguranga muito maior corrente que os m4ximos valroes acima especificados, se os niveis de tensdo nfo forem importantes. A tabela da Figura 6 mostra os fatores de carga de entrada e saida para as cinco séries TTL em termos de UL. Observar que as séries com maior velocidade (74H00) e 74800, possuem maior fator de carga de entrada e FO's do que a série 7400. Por outro lado, as séries de poténcia mais baixa (74100 e 741800) pos suem exigéncias de carga de entrada mais baixa e mais baixos FO's. A tabela 7 sintetiza os FO's para todas as combinagdes das cinco séries, Pela andlise da tabela pode ser visto que um excitador da série 74500 por exemplo pode alimentar 12 entradas 7400, 10 entradas 74H00, 100 entradas 74100, 10 entradas 74500 e 50 entradas 741800. SERIES TTL CARGA DE ENTRADA (UL) FAN - OUT (UL a L 4 L 7400 al 1 10 10 74H00 1,25 12,5 | 12,5 7400 0,5 aa aa 74800 1,25 25 12,5 74LS00 0,5 0 = Figura 6 - Tabela dos fatores de carga para as cinco séries Sa eh ake kta aes101 EXCITADOR CARGA TTT, me 7400 74H00_—74L00 —-74500__741.800 7400 10 8 40 8 20 7400 12 10 50 10 25 74100 2 1 20 1 10 74800 12 10 100 10 50 741800 5 4 40 4 20 Figura 7 - FAN-oUTS. OUTRAS PROPRIEDADES TTL Varias outras caracteristicas da légica TTL devem ser compre endidas se se deseja usa-la, corretamente, em aplicacSes de sistemas’ digitais. ENTRADAS DESLIGADAS Qualquer entrada de um circuito TTL que for deixada desliga- da (aberta) age, exatamente, como estado 1égico 1 aplicado nessa en- trada, porque, em qualquer caso a jungao emissor-base na entrada esta polarizada diretamente. Isto significa dizer que em qualquer CI TTL todas as entradas sdo 1 se elas n&o so ligadas a algum sinal ldgico' ou a terra. DIODOS DE PROTECKO Muitas séries TTL tém diodos de proteg&o ligados de cada en- trada para terra, conforme figura 8. Estes diodos limitam as excur- sdes negativas a, aproximadamente, -0,7(V). + SV By Figura 8 - Diodos de protegdo nas entradas TTL. FAMILIA TTC COM SAIDA EM COLETOR ABERTO (OPEN COLLECTOR) = LOGICA DO PONTO (WIRE - AND LOGIC) EOGICA DO PONTO (WIRE - AND LOGIC) Seja considerado o circuito légico da figura 9(a). As portas NE 4 € 5 fornecem a funcdo E a qual é a funcio de saida das portas NE1, 2 e 3 ligadas, conforme a figura, de tal sorte que a fungiio § de saida é dada pela express& 0 circuito da figura 9(b) mostra a mesma operacio légica ob- tida, simplesmente, pela ligacdo das saidas das portas NE1, 2 e 3 num ponto comum. Em outras palavras a funcdo E é obtida ligando-se as| saidas no mesmo ponto. Isto quer dizer que quando qualquer uma das sal idas das portas assumir 0 estado L, 0 ponto comum de saida deve ser baixo. 0 ponto comum sé assumira H quando todas as saidas forem H, que é a caracteristica da funcdo E. A disposicdo da figura 9(b) tem duas vantagens sobre a dispo| sigdo convencional da figura 9(a). £ que ela requer menor niimero de portas e produz menor tempo de propagagao entre entrada e saida. Esta configurac&o é chamada de légica do ponto (wire - AND logic) porque produz uma fungdo E ligando-se os terminais de saida num ponto comum. ixe- OR Logic". As vezes a légica 6 chamada, impropriamente, de o Feplets iB D>) —— 3 (a) am co | 5 gl (b) Figura 9 - Operago da Légica do Ponto (Wire -AND). SAIDAS TOTEM-POLE NAO PODEM SER LIGADAS EM WIRE-AND A fim de se obter vantagens da configuracdo Wire- AND as sai das de duas ou mais portas devem ser ligadas juntas sem causar nenhum dano ao circuito. Infelizmente, 0 circuito de saida totem-pole, dos circuitos TTL convencionais, impede de se ligar as saidas num mesmo ponto, conforme é ilustrado na figura 10, na qual, as saidas totem-po le das duas portas separadas sao ligadas juntas no ponto S. Suponha — se que a saida da porta A esteja no estado H (Q, na saturacho e Q4, no corte) e¢ a saida da porta B esteja no estado légico L (Q3, no cor- te e Q,3 na saturacio). Nesta situacdo Q4, é uma caracteristica muito baixa para Q,, ¢ pode drenar uma corrente que pode assumir valro tio alto quanto 55mA. Esta corrente pode danificar, facilmente, Q4,, cuja corrente garantida é de 16mA (Ig;,, = Igy = l6mA). A situacdo torna - se ainda mais critica se mais do que duas saidas TTL forem ligadas aomesmo ponto. 103 wt atv [ 22 a 130 9 ] saturagio Corte TTT 15 S35. ars qe Saturacao Figura 10 - saidas Totem-pole ligadas no ponto S$ podem produ zir danos de corrente através de Q4. SAIDAS COM COLETOR ABERTO (OC ~ OPEN COLLECTOR! SAIDAS COM COLETOR ABERTO (OC ~ OPEN COLLECTOR) A figura 11(a) mostra um circuito TTL com saida em Coletor A berto, cuja configuragdo elimina Q3, Dl e R4 encontrados no circuito TTL com totem-pole. A saida & obtida do coletor de Q4 que &, normalmen| te, desconectado. No estado L de saida Q4 esta saturado (possui cor rente na base) e no estado H de saida Q4 est4 no corte (essencialmen- te, circuito aberto). Para operacdo apropriada, um resistor R, exter- no, chamado de resistor pull-up, deve ser ligado entre coletor de 4 ea fonte de alimentacdo V,q, conforme a figura 11(b). & assim que um nivel de alta tensdo aparece na saida com estado légico H. Diz-se que a saida do circuito TTL - oc tem pull-up passivo porque a comutacio do estado légico L para o estado légico H (pull-up) 6 feita através do resistor Ru; diz-se que tem pull-down ativo porque a comitacao de es- tado légico H para o estado légico L (pull-down) é feito através do transistor Q4. Pode-se concluir que o circuito TTL - totem-pole tem pull-up e pull-down ativos, pois as comutagdes tém lugar através de transistores (03 para o pull-up e Q4 para o pull-down)(b) Figura 11 - (a) Circuito TTL - Coletor Aberto (0C) (b) Saida do Coletor Aberto com resistor pull-up externo. Usando TTL - OC a operagdo Wire-AND pode ser realizada comse| guranca. A figura 12 mostra portas NE - OC que formam ligacio Wire - AND. Onservar na figura 12 a simbologia usada para a ligagdo Wire-AND eo resistor pull-up Re. +5V Ss = KB. 0D. EF “\— simboliza a ligagio Wire-AND am oaacDy Figura 12 - Operac&o Wire-AND usando portas 0c. Apesar da usa utilizacao pratica na operagdo Wire-AND a con- figuragio OC tem a desvantagem de menor velocidade de comutagéo (maio atraso de propagac&o). Isto deve-se 4 presenca do resistor Rc. f que qualquer capacitor existente na saida 6 carregado através de Re quan- do se registra a comutacdo de L para H. Portanto, & uma transi¢ao bem mais lenta do que no circuito com saida totem-pole, no qual a carga é feita através de Q3 (impedancia mais baixa). Por esta razdo, os circuil tos OC ndo devem ser usados em aplicacées onde a velocidade de comuta-| cdo & a considerada principal. EXEMPLO 4 - Comparar os tempos de propagaco de portas Tl com saida totem-pole e OC. Solugo: Pela andlise do manual de Signetics sio encontrados| os seguintes dados:a) 7400 (NE - totem-pole) 7401 (NE - OC) "pLnmax 2ens *pLumax seam "pyamax = 252s *prnmax ippe! b) 7404 (INV - totem-pole) 7405 (INV - Oc) *phamax 2ana *pLamax oa "pHtmax ins *putmax = 15ns c) 7408 (E - totem-pole) 7409 (E - oc) “pLumax aims: “punmax = 3278 “punmax sous! *puttmax ~ 247s CALCULO DE Re Para determinacdo do resistor Re existem duas alternativas. a) CAlculo de Re no estado légico H de saida. Seja o diagrama da figura 13. r, ‘OH. +5V ‘ 1 t v v N excitadores n cargas Figura 13 - Célculo de Re para o estado H na saida. Seja considerado a situacao mais desfavoravel, isto 6, aque- la na qual todos as portas excitadoras estejam no corte. Entao, Yoo - Voumi Roma = SHR (caso mais desfavoravel) Ning + NE oH TH No caso da porta 7401, encontra-se: Toy = 250uA y, a on > 2400) Tyy = 40ua Voy < 0.8(v) Usando N = 4 e N = 3, tem-se: = a) = 2) 2 | 1 Seay Romax [(4 - 250) + (3 x 40)Jaa 1.120321Kn]} 105 ‘cmax © Re @ maximo porque qualquer resistor superior a Roazy PYO- duziria maior queda de tens%o, e, consequentemente, Vg, seria menor que © Voumzn Permitido. b) CAlculo de R, no estado légico L na saida. Seja o diagrama da figura 14 a seguir. Seja considerado a situacdo mais desfavoravel, isto 6, aque- la na qual somente uma porta excitadora esteja na saturacao. Em qual- quer situagio a queda em R, produziria Vg, menor do que o Voy.z, per- mitido. Ent& co Youmax Tou 7 Alyy No caso da porta 7401 comN = 4en=3 q; <==. Oh + 5V IL. N excitadores n cargas Figura 14 - CAlculo de R, para estado L na saida. To, = 16ma Yo, << oly) Typ = 71, 6ma Vy, > 2,00V) Romin = et ator a (16 - 3 x 1,6)mA Romin = 4101 N] © Ry é minimo porque qualquer valor de Ry inferior a Ropin produziria menor queda de tensdio, e consequentemente, Vo, serie maior GUE Vormax Pexmitido. EXEMPLO_5 - O CI 7405 contém seis inversores com saida OC. Estas seis portas sio ligadas em configuracio! Wire-AND, conforme figura 15a) Determinar a expressdo légica no ponto s. 106 b) Determinar o valor de R, admitindo-se que no ponto § estejam ligades outros circuitos com o fator de carga td tal de aun. + 5V Para carga com 4 UL Figura 15 - Configuracdo Wire-AND para o exemplo 5. Solucdo a) A ligacdo Wire-AND, simplesmente, realiza a funcio E de td das as entradas. Assim, Usando o teorema de De Morgan: S = R¥BYCTDFETF b) Desde que $ esteja excitando 4UL, essas cargas fornecem | Tsryxs RO estado L, com valor de 4 x 1,6mA = 6,4mA. Referindo-se 4 fo-| Iha de dados para o cI 7405, & verificado que cada saida FO = 10UL. AS sim, To, = 10 x 1,6mA = 16ma. Entao, a corrente (I,,) através de Ro € (16 - 6,4)mA = 9,6ma, Logo: Yoo - Vorma: Renin ec. Oumbx IS = OAV gayi ay Tye 9, 6ma Para operar com seguranga, escolhe-se R, = 560[/]. c FAMILIA TTL - TRI-STATE (TRES ESTADOS) tm dos mais novos desenvolvimentos em circuitos integrados a familia TTL - tri-state (abreviadamente, TSL). Esta nova forma de fal milia TTL tem um terceiro estado estavel que é a condicio chamada del atta impedancia (Hi-Z), na qual os transistores de saida 3 © 04 estaol ne estado de corte. A existéncia deste terceiro estado permite que as diversas saidas da familia TSL sejam ligadas numa mesma linha chamada‘ jae barramento (BUS), preservando-se as caracteristicas da saida totem-| Pole (baixa impedancia em ambos os estados légicos de saida), o que a uma vantagem sobre a familia TTL-oc. A familia TLS 6 baseada na familia TTL totem-pole acrescida 'de um dispositivo de controle EN, conforme a Figura 16(a). Ob- servar que o circuito possui duas entradas A e B convencionais e mais uma terceira entrada, chamada de controle, que é usada para re| alizar 0 terceiro estado de saida. A operacdo processa-se da seguinte maneir: a) Se EN = H os diodos D1 e D2 estdo cortados e o circuito o pera da maneira convencional que a porta TTL-NE totem-pole. A saida sq assume L quando A = B = H. Diz-que a saida esta habilitada. b) Se EN = L os @iodos D1 e D2 conduzem. Consequentemente, Ql © Q2 sdo cortados, bem como 03 e Q4. Em esséncia, a safda é quase um circuito aberto quando EN = L.*Esta condigao é chamada de estado de all| ta impedancia (Hi-2). Diz-se que a saida esta desabilitada. A figura 16(b) mostra o simbolo légico de uma porta NE - TSL v, com duas entradas. + Veg a B s R EN 0 2 (controle) = (a) a s B (b) EN Figura 16 - (a) Porta NE-TSL; (b) Simbologia correspondente. Como j4 foi dito, anteriormente, varias saidas TLS pode ser| ligadas juntas, contanto que somente uma de cada vez seja habilitada. A figura 17 é uma situacdo tipica mostrando como as__portas! ITLS sdo usadas. Na figura 17 tem-se tras flip-flops tipo D, (a saidaA, por exemplo, é igual a entrada D quando houver transigdo positiva do| sinal CK, sera estudado posteriormente) da familia TLS cujas saidas si jligadas a uma linha comum chamada barramento. & desejada a transmissio de cada saida, uma de cada vez, através da linha de barramento a um certo destino. Isto pode ser conseguido habilitando-se somente uma das saidas de cada vez enquanto desabilita as outras através dos controles EN. Assim por exemplo, EN, = H (habilita a saida do dispositivo A) e JEN, = EN, = L (desabilita as saidas dos dispositivos B e C que estardo ry Jno estado de Hi-z). a eicK A D \ Barramento (BUS) cK Comum de 1 linha | is EN EN, EN, + Ligar outros circuitos Figura 17 - Trés dispositivos ligados a um barramento. Existem varios tipos de dispositivos digitais que operam om configuracao TSL. Seréo citados alguns tipos: a) 548/748134 - 12 input NAND Gate (3 state). b) 54LS/74LS 251A - 8 - To-1 multiplexer (3 state) ¢) 54/74 366 A - Hex Inverter with common Enable (3 state). BUFFER E DRIVER Os buffers sao dispositivos amplificadores de corrente usa- dos nas saidas dos dispositivos légicos sempre que estes n&o so capa zes de fornecer corrente exigida pela carga. A figura 18 mostra a simbologia de um dispositivo TTl, chama- do de tri-state buffer. Ele é usado para converter um sinal de saida totem-pole em uma saida tri-state. 0 CI 74125, por exemplo, nado muda © nivel légico da entrada A, contudo, ele controla se o nivel légico' na entrada A atinge ou ndo a saida S. Quando EN = L o tri-state buffer| & habilitado (com L ativo) e permite que A apareca na saida, tal que S = A. Quando EN = H, o buffer @ desabilitado e a saida $ assume o es tado de alta impedancia (Hi-z) conforme a tabela ao lado da Figura 18. Pex ° & Com L ativo Figura 18 - Tri-State com Buffer com L ativo. © CI 74126 & outro exemplo de tri-state buffer semelhante ao 74125, porém, com a diferenga de operar com Enable no estado Ht ativo, conforme mostra a Figura 19. \ nea,EN s 109 1 | sea Ls o | s = Hing Com H ativo Figura 19 - Tri-state buffer com H ativo. Diante da importancia dos buffers existem CI's que j4 trazem © buffer incorporado 4 sua estrutura, como sio os casos dos CI's 74LS240 - Octal Inverter Buffer (3 state) e 7418244 - Octal Buffer (3 state). Os drivers sAo dispositivos projetados para operar com limi- tes de corrente e tensdo bem mais altos do que os dispositivos TTL noz| mais. Bles possuem saidas em OC. Como exemplo de CI pratico cita-se o 7445 - BCD - Decimal Decoder/Driver que pode fornecer 80MA de Igy no estado L, e pode tolerar até 30 volts no estado H. 0 circuito da fil gura 20 mostra uma aplicacéo de um driver. + lav Relé (12v/5002) \ sates do Decodificador Figura 20 - Aplicacdo de Driver. Quando Q estiver cortado o relé é desenergizado e a tensio a coletor é 12v, quando Q estiver na saturac&o quase toda a tensio —de| 12v @ aplicada na bobina do relé produzido I, = 24ma. Pode-se, também, adicionar um transistor driver na saida de} jum dispositivo TTL comum conforme a Figura 21. +24V aoe» Driver Figura 21 - Ligacdo de Transistor Driver na saida de uma por- ta E. PAMILIA MOS (METAL OXIDE SEMICONDUTOR) Os transistores de tecnologia MOS (metal oxide semicondutor)' lsdo transistores de efeito de campo chamados MOSFETs. A maior parte oHPORTA INVERSORA COM N-MOS A figura 23 mostra 0 circuito légico N-MOS basico que é — um| inversor. Ele contém dois N-MOS: Ql é chamado de carga e Q2 é chamado de chaveador. Ql tem sua porta permanentemente ligada 4 +5V, de sorte que ele esta sempre na condugdo e age, essencialmente, como um resis- tor de carga Roy. Q2 comuta da conducdo para o corte em resposta 4 a~ cdo de A. O MOSFET Ql é projetado para ter canal mais estreito que Q2 de tal sorte que Roy de Ql seja maior que Roy de Q2 na conducio. Tipi camente, Ryy para Ql é 100[K/M] e para Q2 1[KA]. Ropp para Q2 6 um ‘on sualmente 10/°(n). Yop ~ + 5V Sek D f a oven) | Ry | Bop | 25¥0 100 Ka | 10% 2 s 45008) | Roy Baa +0,05V(L) G 100 kQ | 1 KR s (») D 7} s A G “ (a) Figura 23 - N-MOS Inversor Os dois estados do inversor est4o sintetizados na figura 23 (b). A melhor maneira de analisar o circuito 6 considerar cada MOSFET como um resistor de tal sorte que a voltagem de saida é obtida do di- visor de tensdo formado pelos dois resistores. Desde que A= 0V, 2 estA cortado e é representado pela resisténcia 10'°( mn]. Desde que Ql jpossui Ron = 100[KA], a tensao de saida 6 5V. Com A = +5V, Q2 conduz tal que Ron = 1[KA]. 0 divisor de tensdo é agora entre 100[KN\] e 1 [KA]. Assim, $= (1/101) x SV = 0,05v. © cireuite funciona como um inversor, uma vez que para A = L, S$ = He vice-versa. PORTA NE COM N-MOS 0 circuito da figura 24 desempenha a fungao légica NE na qual] Ql age como uma resisténcia de carga enquanto Q2 e Q3 sfo chaves con-| ftroladas pelas entradas A e B. Se A e/ou B forem OV(L) Q2 e/ou Q3, res| jpectivamente, serdo cortados, fazendo com que S$ = H. Quando A = B = 5V(H), Q2 e Q3 conduzirao de tal sorte que S = L. Este comportamento| lesta expresso na tabela de combinagdes ao lado da Figura 24, cuja ani ise permite concluir que se trata de porta NE )