processor

CO
current_count_reg[0]_i_2
I268

ack
ack_reg_2 ADDRARDADDR[14:0]
ack_reg_3 ADDRBWRADDR[11:0]

ack_reg_4 D[31:0]
ack_2 E
ack_3 FSM_sequential_state_reg[0]
count_instr_out_reg FSM_sequential_state_reg[1]

counter_reg[31:0] FSM_sequential_state_reg[1]_0
counter_reg[7][3:0] FSM_sequential_state_reg[1]_1

counter_reg[11][3:0] FSM_sequential_state_reg[1]_2
counter_reg[15][3:0] FSM_sequential_state_reg[1]_3
counter_reg[19][3:0] FSM_sequential_state_reg[1]_4
counter_reg[23][3:0] FSM_sequential_state_reg[1]_5

counter_reg[27][3:0] FSM_sequential_state_reg[1]_6
counter_reg[31]_0[3:0] FSM_sequential_wb_state_reg[1]
counter_reg[31]_1[2:0] O[3:0]

counter_reg_4[31:0] Q[2:0]
csr_addr_out_reg[0] WEA[1:0]
ctrl_run ack_reg
douta[23:0] ack_reg_0

exception_context_out_reg[badaddr][1] ack_reg_1
exception_context_out_reg[cause][0] ack0

exception_context_out_reg[cause][0]_0 counter_reg[31][31:0]
exception_context_out_reg[cause][0]_1 ctrl_run_reg
exception_context_out_reg[cause][2] ctrl_run_reg_0
exception_context_out_reg[cause][5] decode_exception_reg

exception_context_out_reg[cause][5]_0 direction_register
gpio_pins_IBUF[11:0] direction_register_reg[11][11:0]
gpio_pins_TRI[0] dmem_if_outputs[we]

gpio_pins_TRI[1] intercon_busy_reg
gpio_pins_TRI[2] intercon_peripheral_reg[0]
gpio_pins_TRI[3] intercon_peripheral_reg[0]_0
gpio_pins_TRI[4] intercon_peripheral_reg[0]_1

gpio_pins_TRI[5] intercon_peripheral_reg[1]
gpio_pins_TRI[6] intercon_peripheral_reg[1]_0

gpio_pins_TRI[7] intercon_peripheral_reg[2]
gpio_pins_TRI[8] intercon_peripheral_reg[2]_0
gpio_pins_TRI[9] intercon_peripheral_reg[2]_1
gpio_pins_TRI[10] intercon_peripheral_reg[2]_2
gpio_pins_TRI[11] intercon_peripheral_reg[2]_3

intercon_busy intercon_peripheral_reg[2]_4

irq_array[1:0] intercon_peripheral_reg[2]_5
irq_recv_enable intercon_peripheral_reg[2]_6
irq_recv_enable_reg intercon_peripheral_reg[2]_7
irq_tx_ready_enable_reg intercon_peripheral_reg[2]_8
irq_tx_ready_enable_reg_0 intercon_peripheral_reg[3]

mbadaddr_reg[31] intercon_peripheral_reg[3]_0
mem_data_out[0]_i_3 mem_r_ack_reg

mem_data_out_reg[0] p_0_out[3:0]
mem_data_out_reg[1] p_1_in[11:0]
mem_data_out_reg[2] p_2_in[31:0]
mem_data_out_reg[3] processor_adr_out[31:0]
mem_data_out_reg[4] send_buffer_input

mem_data_out_reg[5] state

mem_data_out_reg[6] state_0[1:0]
mem_data_out_reg[7] time_clk_reg
mem_data_out_reg[8] wb_exception
mem_data_out_reg[8]_0 wb_outputs_reg[adr][2]
mem_data_out_reg[8]_1 wb_outputs_reg[adr][2]_0

mem_data_out_reg[9] wb_outputs_reg[adr][2]_1
mem_data_out_reg[9]_0 wb_outputs_reg[adr][2]_2

mem_data_out_reg[9]_1 wb_outputs_reg[adr][2]_3
mem_data_out_reg[10] wb_outputs_reg[adr][2]_4
mem_data_out_reg[10]_0 wb_outputs_reg[adr][3]
mem_data_out_reg[10]_1 wb_outputs_reg[adr][13][11:0]
mem_data_out_reg[11] wb_outputs_reg[adr][13]_0[11:0]

mem_data_out_reg[11]_0 wb_outputs_reg[adr][16][14:0]
mem_data_out_reg[11]_1 wb_outputs_reg[adr][16]_0[14:0]

mem_data_out_reg[12] wb_outputs_reg[adr][16]_1[14:0]
mem_data_out_reg[12]_0 wb_outputs_reg[adr][16]_2[3:0]
mem_data_out_reg[13] wb_outputs_reg[adr][16]_3[13:0]
mem_data_out_reg[13]_0 wb_outputs_reg[cyc]

mem_data_out_reg[14] wb_outputs_reg[cyc]_0
mem_data_out_reg[14]_0 wb_outputs_reg[cyc]_1

mem_data_out_reg[15] wb_outputs_reg[cyc]_2
mem_data_out_reg[15]_0 wb_outputs_reg[cyc]_3
mem_data_out_reg[16] wb_outputs_reg[cyc]_4
mem_data_out_reg[16]_0 wb_outputs_reg[dat][0]
mem_data_out_reg[17] wb_outputs_reg[dat][0]_0[3:0]

mem_data_out_reg[17]_0 wb_outputs_reg[dat][0]_1
mem_data_out_reg[18] wb_outputs_reg[dat][0]_2

mem_data_out_reg[18]_0 wb_outputs_reg[dat][0]_3
mem_data_out_reg[19] wb_outputs_reg[dat][1]
mem_data_out_reg[19]_0 wb_outputs_reg[dat][1]_0
mem_data_out_reg[20] wb_outputs_reg[dat][1]_1

mem_data_out_reg[20]_0 wb_outputs_reg[dat][1]_2
mem_data_out_reg[21] wb_outputs_reg[dat][2]

mem_data_out_reg[21]_0 wb_outputs_reg[dat][2]_0
mem_data_out_reg[22] wb_outputs_reg[dat][3]
mem_data_out_reg[22]_0 wb_outputs_reg[dat][3]_0
mem_data_out_reg[23] wb_outputs_reg[dat][4]
mem_data_out_reg[23]_0 wb_outputs_reg[dat][4]_0

mem_data_out_reg[24] wb_outputs_reg[dat][5]
mem_data_out_reg[24]_0 wb_outputs_reg[dat][5]_0

mem_data_out_reg[25] wb_outputs_reg[dat][6]
mem_data_out_reg[25]_0 wb_outputs_reg[dat][6]_0
mem_data_out_reg[26] wb_outputs_reg[dat][7]
mem_data_out_reg[26]_0 wb_outputs_reg[dat][7]_0[3:0]

mem_data_out_reg[27] wb_outputs_reg[dat][7]_1[3:0]
mem_data_out_reg[27]_0 wb_outputs_reg[dat][7]_2

mem_data_out_reg[28] wb_outputs_reg[dat][8]
mem_data_out_reg[28]_0 wb_outputs_reg[dat][9]
mem_data_out_reg[29] wb_outputs_reg[dat][10]
mem_data_out_reg[29]_0 wb_outputs_reg[dat][11]
mem_data_out_reg[30] wb_outputs_reg[dat][11]_0[3:0]

mem_data_out_reg[30]_0 wb_outputs_reg[dat][11]_1[3:0]
mem_data_out_reg[31][19:0] wb_outputs_reg[dat][15][3:0]

mem_data_out_reg[31]_0 wb_outputs_reg[dat][15]_0[3:0]
mem_data_out_reg[31]_1 wb_outputs_reg[dat][19][3:0]
CO mem_r_ack_reg_0 wb_outputs_reg[dat][19]_0[3:0] direction_register_reg[0]_0
ack mem_r_ack_reg_1 wb_outputs_reg[dat][23][3:0] direction_register_reg[1]_0
compare_reg[31]_0[31:0] mem_r_ack_reg_2 wb_outputs_reg[dat][23]_0[3:0] direction_register_reg[2]_0

counter_reg[31:0] mem_size_reg[1] wb_outputs_reg[dat][27][3:0] direction_register_reg[3]_0

ctrl_run memory_reg_3 wb_outputs_reg[dat][27]_0[3:0] direction_register_reg[4]_0

plusOp[30:0] memory_reg_3_0_7 wb_outputs_reg[dat][31][3:0] direction_register_reg[5]_0

wb_dat_out_reg[1]_0 memory_reg_3_0_7_0 wb_outputs_reg[dat][31]_0[3:0] direction_register_reg[6]_0
wb_dat_out_reg[3]_0 p_0_in3_in wb_outputs_reg[sel][0] direction_register_reg[7]_0

wb_dat_out_reg[6]_0 p_0_in3_in__0 wb_outputs_reg[sel][0]_0 direction_register_reg[8]_0

wb_dat_out_reg[8]_0 plusOp[30:0] wb_outputs_reg[sel][1][1:0] direction_register_reg[9]_0
wb_dat_out_reg[11]_0 prev_error_access[1:0] wb_outputs_reg[sel][1]_0[1:0] direction_register_reg[10]_0

wb_dat_out_reg[31]_0[26:0] rd_write_out_i_4 wb_outputs_reg[sel][2][1:0] direction_register_reg[11]_0

rd_write_out_i_4_0 wb_outputs_reg[sel][2]_0[1:0]
reset wb_outputs_reg[sel][3][3:0] mem_data_out[1]_i_4
system_clk wb_outputs_reg[sel][3]_0[1:0] mem_data_out[1]_i_4_0

wb_dat_out_reg[0] wb_outputs_reg[sel][3]_1[1:0] mem_data_out_reg[2]

wb_dat_out_reg[0]_0 wb_outputs_reg[we] mem_data_out_reg[2]_0
wb_dat_out_reg[0]_1 wb_outputs_reg[we]_0 mem_data_out_reg[2]_1

wb_dat_out_reg[3][3:0] wb_outputs_reg[we]_1 mem_data_out_reg[2]_2

wb_dat_out_reg[3]_0[2:0] wb_outputs_reg[we]_2 mem_data_out_reg[2]_3
wb_dat_out_reg[11][11:0] wb_outputs_reg[we]_3 mem_data_out_reg[2]_4

wb_dat_out_reg[31][31:0] wb_outputs_reg[we]_4 mem_data_out_reg[4]

wb_dat_out_reg[31]_0[30:0] wb_outputs_reg[we]_5 mem_data_out_reg[4]_0[2:0]
wb_dat_out_reg[31]_1[30:0] wb_outputs_reg[we]_6 mem_data_out_reg[4]_1
wb_dat_out_reg[31]_2[31:0] wb_outputs_reg[we]_7 mem_data_out_reg[5]

wb_dat_out_reg[31]_3[31:0] wb_outputs_reg[we]_8 mem_data_out_reg[7]

wb_dat_out0_out wb_outputs_reg[we]_9 mem_data_out_reg[7]_0[2:0]
wb_outputs_reg[adr][0] wb_outputs_reg[we]_10 mem_data_out_reg[7]_1[2:0]

wb_state[1:0] write_error_data_reg[31][31:0] mem_data_out_reg[9]

wb_state_1[1:0] mem_data_out_reg[9]_0
write_error_address_reg[31] mem_data_out_reg[9]_1

write_error_address_reg[31]_0 mem_data_out_reg[9]_2

pp_potato

wb_dat_out_reg[11]_1

aee_rom