On estimating leakage power consumption for digital cmos circuits
- Autores: Antoni Ferre Fábregas
- Directores de la Tesis: Joan Figueras Pamies (dir. tes.)
- Lectura: En la Universitat Politècnica de Catalunya (UPC) ( España ) en 2000
- Idioma: español
- Tribunal Calificador de la Tesis: Jorge Francisco Suñe Tarruella (presid.), Josep Calderer Cardona (secret.), Jordi Cortadella Fortuny (voc.), Jose Pineda de Gyvez (voc.), L. García Franquelo (voc.)
- Materias:
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- Resumen
La corriente quiescente (IDDQ) consumida por un circuito (CMOS) constituye un buen indicador de la presencia de una amplia gama de defectos que escapan al test lógico. Sin embargo, la efectividad del test IDDQ requiere discriminar las corrientes quiescentes producidas por defectos frente a las corrientes quiescentes de circuitos sin efectos.
El consumo de corriente quiescente resulta también crítico en aplicaciones de bajo consumo en las cuales el sistema solo está activo durante cortos períodos de tiempo en respuesta a eventos externos de baja probabilidad como, por ejemplo, X-servers o "interfaces" de sistemas de comunicación.
Así pues, resulta necesario introducir metodologías para estimar eficientemente la corriente quiescente en circuitos digitales CMOS. Para ello debe realizarse una aproximación jerárquica a tres niveles: 'layout' (dispositivo), eléctrico (puerta) y lógico (circuito).
A nivel de 'layout' se ha caracterizado las componentes de la corriente quiescente, diferenciando aquellas que dependen del estado del circuito y aquellas que son independientes. Para ello es necesaria una modelación adecuada de los dispositivos semiconductores MOSFETs, utilizados en tecnologías CMOS, especialmente en tecnologías submicrónicas.
Para tecnologías disponibles actualmente, la corriente quiescente está compuesta básicamente por la corriente subumbral de los transistores en corte. Sin embargo, a medida que las dimensiones de los dispositivos se reducen, aparecen nuevas componentes tales como la corriente túnel entre drenador y substrato (GIDL) o la corriente téunel entre puerta y substrato.
A nivel eléctrico (puerta) se ha caracterizado el consumo de corriente quiescente dependiendo del vector de entrada para cada tipode puerta.
A nivel lógico se ha desarrollado un estimador de consumo quiescente usando un simulador lógico junto a un conjunto de tablas de corrientes precaracterizadas para cada celda