RISC-V desde el software hasta el silicio: programación, Linux, FPGA y aplicaciones de IA

Fundamentos de la arquitectura RISC-V y visión general del ecosistema

Panorama de la ISA RISC-V y adopción industrial

• Filosofía de ISA abierta y el panorama de estandarización de RISC-V International
• Modelo mental de RISC-V: arquitectura de carga-almacenamiento (load-store), archivo de registros y ordenación de bytes
• Comparación con ARM, x86 y POWER: compensaciones para arquitecturas de computación heterogénea
• Evaluación de la madurez del ecosistema: SiFive, T-Head, Western Digital y la creciente comunidad de silicio de código abierto
• Interfaces estandarizadas: ISA Privilegiada de RISC-V, Capa de Abstracción de Software de Máquina (MSBL)

Modelos de memoria y conformidad con ABI

• Especificación de Arquitectura No Privilegiada: mapa de CSR, manejo de excepciones y jerarquías de memoria
• Conjuntos de instrucciones RV32I / RV64I y conformidad con ABI para portabilidad binaria multiplataforma
• Convenciones de ordenamiento de memoria e instrucciones de barrera para sistemas multiprocesador

Programación en ensamblador RISC-V y cadena de herramientas del compilador

Programación de instrucciones a bajo nivel

• Extensiones de instrucciones enteras base (I), Multiplicación/División (M) y operaciones atómicas (A)
• Estrategias de programación conscientes de la capacidad de bits para objetivos RISC-V de 32 y 64 bits
• Convenciones de llamada y gestión del marco de pila para sistemas de software embebidos y en tiempo real

Pericia en la cadena de herramientas del compilador

• Cadena de herramientas de compilador basada en LLVM: Clang, LLVM, Binutils para la compilación cruzada de RISC-V
• Scripts del enlazador, secciones y configuración de la distribución de memoria para entornos bare-metal y RTOS
• Intrinsics del compilador, niveles de optimización y ajuste de código dirigido por perfiles de rendimiento (profiling)
• Flujos de trabajo de desarrollo de cadenas de herramientas de código abierto: compilación, prueba y empaquetado de cadenas de herramientas personalizadas de GCC/Clang

Desarrollo de sistemas embebidos y sistemas operativos en tiempo real

Programación bare-metal y RTOS

• Programación de sistemas en Rust para RISC-V: abstracciones de costo cero, gestión de memoria no segura y desarrollo bare-metal
• Entornos No-Std: enlazadores personalizados, desarrollo de controladores de dispositivos y E/S mapeada en memoria
• Desarrollo de RTOS Zephyr y BSP con Buildroot para objetivos RISC-V
• Interfaz de periféricos: programación de GPIO, I2C, SPI, UART y controladores DMA

Optimización de potencia y rendimiento

• Enmascarado de reloj (clock gating), gestión de dominios de potencia y optimización de modos de bajo consumo
• Análisis de rendimiento preciso a nivel de ciclo con perfiles de simulación y contadores de rendimiento de hardware
• Ajuste de la latencia de interrupciones en tiempo real para aplicaciones críticas para la seguridad

Desarrollo del núcleo de Linux y cargadores de arranque (bootloaders) para RISC-V

Ecosistema de firmware de arranque y bootloaders

• OpenSBI (implementación de la especificación SBI): desarrollo de firmware de bootloader
• UEFI/EDK II en RISC-V: desarrollo de pila de arranque de firmware moderna
• Porting de Coreboot y U-Boot para ordenadores de placa única con RISC-V

Integración del núcleo de Linux

• Contribuciones al núcleo principal de Linux RISC-V: superposiciones de device tree, topología de CPU y desarrollo de controladores de controladores de interrupciones (AIA)
• Desarrollo de BSP del fabricante y configuración del núcleo para plataformas SoC personalizadas
• Soporte para sistemas de archivos, pila de red y soporte para contenedores (Docker, Kubernetes) en sistemas host RISC-V

Diseño de SoC RISC-V y prototipado en FPGA

Arquitectura e integración de SoC multinúcleo

• Metodologías de diseño de Network-on-Chip (NoC) para procesadores multinúcleo RISC-V
• Coherencia de caché Axi4/CHI y protocolos de comunicación interprocesador
• Integración de IP de código abierto: OpenCores, ChIPS Framework y componentes RTL de fabricantes
• Diseño de matriz de bus e integración de controladores de memoria (DDR, SRAM, eMMC, PCIe)

Prototipado de procesadores basado en FPGA

• Síntesis e implementación de FPGA del núcleo RISC-V (p. ej., BOOM, VexRiscv, PULP)
• Aserciones de SystemVerilog (SVA) y metodología de verificación funcional basada en UVM
• Herramientas de verificación formal y pruebas basadas en propiedades para la validación de núcleos RISC-V

Extensiones vectoriales RISC-V y aceleración específica de dominio

Análisis en profundidad de la extensión RVV (RISC-V Vector)

• Carga/almacenamiento vectorial, suma de multiplicación vectorial fusionada (VFMA) y aceleración de cálculos de matrices
• Operaciones vectoriales de longitud variable (VL, VLEN) para ejecución SIMD optimizada para cargas de trabajo
• Operaciones de máscara vectorial, control de segmentos y flexibilidad de tipos de datos para cargas de trabajo de DSP y ML

Diseño de DSP personalizado e instrucciones específicas de dominio

• Diseño de aceleradores específicos de dominio mediante extensiones personalizadas e interfaces de operandos basadas en CBAR
• Modificaciones del frontend del compilador para la generación de instrucciones personalizadas y emisión de código
• Estrategias de particionamiento hardware-software para la integración de aceleradores en SoCs de producción

Aceleración de IA y aprendizaje automático de borde en RISC-V

Diseño e integración de NPUs para procesadores RISC-V

• Arquitectura de Unidad de Procesamiento Neural (NPU): matrices sistólicas, núcleos tensoriales y compresión de pesos para aceleración de IA en el chip
• Técnicas de cuantización de modelos (INT8, INT4, FP8) para despliegue de borde en RISC-V
• Compatibilidad de frameworks: TensorFlow Lite Micro, ONNX Runtime y PyTorch Edge en objetivos RISC-V

Computación heterogénea para cargas de trabajo de IA

• Co-diseño de la CPU host RISC-V con NPU aceleradora de IA para pipelines de inferencia en tiempo real
• Optimización del subsistema de memoria: gestión de ancho de banda HBM/DDR para pesos y activaciones de modelos ML
• Presupuestación térmica y de potencia para sistemas de inferencia de IA de borde

Seguridad del hardware y computación confidencial en RISC-V

Protección de memoria física y ejecución de confianza

• Protección de Memoria Física (PMP) y mecanismos de seguridad del recorrido de tablas de páginas
• Arquitecturas de Enclave Seguro/TEE para RISC-V: integración de OP-TEE, entornos de ejecución de confianza de clase SEV
• Seguridad de la cadena de arranque: raíz de confianza, arranque seguro y afirmación de lanzamiento medido

Aceleración criptográfica

• Extensiones criptográficas de RISC-V (Zk, Zkr, extensiones K): aceleración de SHA, AES, RSA, RSA-PSS y ECC
• Integración de criptografía post-cuántica (PQC) para procesadores RISC-V de próxima generación
• Técnicas de mitigación de ataques de canal lateral: programación en tiempo constante, enmascaramiento y generadores de números aleatorios de hardware

Arquitectura personalizada avanzada y diseño de extensiones de ISA

Arquitectura específica de dominio y extensiones de instrucciones personalizadas

• Metodología de diseño de extensiones de ISA: codificación, tablas de codificación, análisis de impacto en ABI y proceso de envío de especificación a RISC-V International
• Diseño de archivo de registros personalizado con CBAR (Registros de Dirección Base Personalizados) para despacho de operandos
• Enfilado de instrucciones, detección de riesgos (hazards) y modificaciones de pipeline para extensiones personalizadas

Verificación y aprobación (signoff) de modificaciones de arquitectura personalizada

• Diseño de bancadas de prueba para extensiones personalizadas: generación de estímulos dirigida vs. aleatoria con restricciones
• Frameworks de pruebas de regresión y verificación dirigida por cobertura para modificaciones arquitectónicas
• Pruebas de interoperabilidad: asegurando que las instrucciones personalizadas funcionen dentro de las restricciones ABI establecidas

Aplicaciones RISC-V críticas para la seguridad y automotrices

Conformidad con estándares de seguridad funcional y automotrices

• Conformidad con seguridad funcional ISO 26262 para procesadores RISC-V automotrices
• Clasificación ASIL-Q y desarrollo de manual de seguridad para IP de silicio RISC-V
• Manejo determinista de interrupciones, pares de núcleos en lockstep y protección de memoria para sistemas RISC-V críticos para la seguridad

Aplicaciones industriales de tiempo real y de computación de borde

• Conformidad IEC 61508 SIL y programación determinista en plataformas multinúcleo RISC-V
• Desarrollo de gateways de IoT industrial con RISC-V: conectividad, analítica de borde y sistemas de actualización de firmware OTA

Proyecto final (Capstone): Desarrollo de sistemas RISC-V de extremo a extremo

Proyecto de ciclo de vida completo

• Especificación de arquitectura: diseño de extensiones de ISA y configuración del núcleo para un caso de uso definido
• Implementación RTL en SystemVerilog con bancadas de prueba UVM y cobertura de verificación formal
• Prototipado en FPGA, desarrollo de firmware de arranque e integración de la pila de controladores bare-metal
• Personalización de BSP de Linux y cadena de herramientas para el núcleo RISC-V personalizado
• Despliegue de cargas de trabajo de IA: integración de NPU, cuantización de modelos y benchmark de rendimiento
• Validación de seguridad: aplicación de PMP, arranque seguro y benchmark de aceleración criptográfica
• Documentación de arquitectura técnica, análisis de estrategia de IP y presentación ante un equipo multifuncional