다이수축
Die shrink| 반도체 장치 조작 |
|---|
| MOSFET 스케일링 (프로세스 노드) |
다이 수축(광학적 수축 또는 프로세스 수축)이라는 용어는 금속 산화물 반도체(MOS) 장치의 스케일링을 의미합니다.다이를 축소하는 행위는 보다 고도의 제조 프로세스를 사용하여 다소 동일한 회로를 만드는 것으로, 일반적으로 리소그래피 노드의 진보를 수반합니다.이로 인해 프로세서에 큰 아키텍처 변경이 없기 때문에 연구 개발 비용이 절감되는 동시에 동일한 실리콘 웨이퍼 상에서 더 많은 프로세서 다이(Die)를 제조할 수 있게 되어 제품 판매당 비용이 절감됩니다.
세부 사항
삼성, 인텔, TSMC, SK하이닉스 등 반도체 업체와 AMD(옛 ATI 포함), 엔비디아, 미디어텍 등 팹리스 업체에서 가격 대비 성능 향상의 관건은 다이쉐이크다.
2000년대에 예는 플레이 스테이션 2의 이모션 엔진 프로세서 소니 및 도시바(180nmCMOS2000년 90nmCMOS에 2003년의)[1]은codenamed 시더 밀 펜티엄 4프로세서(90nmCMOS65nmCMOS에서)과 펜린은 코어 2프로세서(65nmCMOS45nmCMOS에서), 참가 브리즈번 애슬론 64X2쌀 가격이에서 downscaling을 포함한다.ssoATI와 NVIDIA의 다양한 GPU와 삼성, 도시바, SK하이닉스의 다양한 RAM 및 플래시 메모리 칩을 제공합니다.2010년 1월에 인텔은 32 nm 공정으로 제조된 Clarkdale Core i5 및 Core i7 프로세서를 출시했습니다.이는 Nehalem 프로세서 마이크로아키텍처(architecture)의 이전 45 nm 공정보다 낮은 수치입니다.특히 인텔은 이전에 금형 축소를 활용하여 정기적으로 틱톡 모델을 통해 제품 성능을 향상하는 데 주력했습니다.이 비즈니스 모델에서는 새로운 마이크로아키텍처(tock)마다 다이쉐이크(chrink)가 뒤따르고 동일한 마이크로아키텍처([2]architecture)로 성능을 향상시킵니다.
다이 수축은 칩의 동일한 클럭 주파수를 유지하면서 반도체 디바이스에서 각 트랜지스터 스위칭에 사용되는 전류를 감소시켜 소비전력을 줄이고(따라서 열생산을 줄임), 클럭 레이트의 여유 공간을 늘리며 가격을 [2]낮추기 때문에 최종 사용자에게 유리합니다.200mm 또는 300mm 실리콘 웨이퍼를 제작하는 비용은 웨이퍼 상의 칩 수에 비례하지 않고 제조 공정 수에 비례하기 때문에 다이에서는 각 웨이퍼에 더 많은 칩을 주입하여 칩당 제조 비용을 절감할 수 있습니다.
반수축
CPU 제조에서 다이수축은 항상 ITRS에 의해 정의된 리소그래피노드로 진행됩니다(목록 참조).GPU 및 SoC 제조에서는 ITRS에 의해 정의되지 않은 노드(예를 들어 150nm, 110nm, 80nm, 55nm, 40nm) 및 현재 8nm 노드(일명 '하프노드')의 다이를 축소하는 경우가 많습니다.이것은, ITRS 정의의 2개의 리소그래피 노드(즉, 「반노드 축소」라고 불립니다)간의 미봉책으로, ITRS 정의의 저노드로의 축소가 한층 더 진행되기 때문에, R&D 코스트의 삭감에 도움이 됩니다.다이 축소를 수행하는 방법은 집적회로 설계자가 아니라 주조 공장에 있습니다.
| 메인 ITRS 노드 | 미봉책 하프 노드 |
|---|---|
| 250 nm | 220 nm |
| 180 nm | 150 nm |
| 130 nm | 110 nm |
| 90 nm | 80 nm |
| 65 nm | 55 nm |
| 45 nm | 40 nm |
| 32 nm | 28 nm |
| 22 nm | 20 nm |
| 14 nm | 12 nm[3] |
| 10 nm | 8 nm |
| 7 nm | 6 nm |
| 5 nm | 4 nm |
| 3 nm | — |
「 」를 참조해 주세요.
레퍼런스
- ^ "EMOTION ENGINE® AND GRAPHICS SYNTHESIZER USED IN THE CORE OF PLAYSTATION® BECOME ONE CHIP" (PDF). Sony. April 21, 2003. Retrieved 26 June 2019.
- ^ a b "Intel's 'Tick-Tock' Seemingly Dead, Becomes 'Process-Architecture-Optimization'". Anandtech. Retrieved 23 March 2016.
- ^ "Taiwan Semiconductor Mfg. Co. Ltd. Confirms "12nm" Chip Technology Plans". The Motley Fool. Retrieved January 18, 2017.