Q버스

Q-Bus
Q버스
Q버스
작성자디지털 이그니션 코퍼레이션
폭(비트)8비트 또는 16비트 데이터, 16비트 주소를 22비트로 확장
No. 디바이스의이론상으로는 127개, 실제로는 20개까지
스타일.병렬

LSI-11 버스라고도 불리는 Q-버스는 [1]이전에 매사추세츠주 메이나드의 Digital Equipment Corporation이 제조한 PDP 및 MicroVAX 컴퓨터 시스템에서 사용되는 여러 버스 기술 중 하나입니다.

Q-버스는 주소와 데이터 신호가 같은 회선을 공유하도록 다중화를 사용하는 Unibus의 저렴한 버전입니다.이를 통해 기본적으로 동일한 기능을 물리적으로 더 작고 더 저렴한 비용으로 구현할 수 있습니다.

시간이 지남에 따라 Q버스의 물리 주소 범위는 16에서18로, 그 후 22비트로 확장되었습니다.블록 전송 모드도 Q-버스에 추가되었습니다.

Q 버스의 주요 기능

LSI-11/23 Q-Bus 카드 및 슬롯
DEC BA213 캐비닛, Q-Bus-22 슬롯x 12

이전 Unibus와 마찬가지로 Q-bus는 다음을 사용합니다.

메모리 매핑 I/O는 CPU, 메모리 또는 I/O 장치 등 두 장치 간의 데이터 사이클이 동일한 프로토콜을 사용함을 의미합니다.Unibus에서는 다양한 물리 주소가 I/O 디바이스 전용입니다.Q-버스는 I/O 디바이스에서 사용되는 주소의 범위를 선택하는 특정 신호(원래는 BBS7, Bus Bank Select 7로 불리다가 나중에 BBSIO, Bus Bank Select I/O로 일반화)를 제공함으로써 이 설계를 단순화합니다.

바이트 어드레싱은 유니버스에 전달된 물리 주소가 바이트 크기의 데이터 양 주소로 해석되는 것을 의미합니다.버스에는 실제로 2바이트 폭의 데이터 경로가 포함되어 있기 때문에 어드레스 비트[0]는 특별한 해석 대상이 되며 버스상의 데이터는 올바른 바이트레인으로 전송되어야 합니다.

마스터와 슬레이브의 관계가 엄격하다는 것은 항상 1개의 디바이스만 Q버스의 마스터가 될 수 있음을 의미합니다.이 마스터 디바이스는 데이터 트랜잭션을 시작할 수 있으며 선택한 슬레이브 디바이스 1대까지 응답할 수 있습니다.(이것은 특정 버스 사이클이 데이터를 읽고 쓸지 여부에 영향을 주지 않습니다.버스 마스터는 어느 유형의 트랜잭션을 명령할 수 있습니다.)버스 사이클의 마지막에 버스 조정 프로토콜은 다음에 버스에 대한 마스터를 부여할 디바이스를 선택한다.

비동기 시그널링은 버스에 고정 사이클 시간이 없음을 의미합니다.버스상의 특정 데이터 전송 사이클의 지속 시간은 현재의 데이터 사이클에 참여하는 마스터 및 슬레이브 디바이스에만 의해 결정됩니다.이러한 장치는 핸드쉐이크 신호를 사용하여 데이터 사이클의 타이밍을 제어합니다. 마스터 디바이스 내의 타임아웃 로직은 지정된 버스사이클의 최대 허용 길이를 제한합니다.

Q 버스에는 생성에 따라 16, 18 또는 22개의 BDAL(Bus Data/Address Line) 회선이 포함됩니다.각 버스 사이클의 물리 주소 부분에는 16, 18, 또는 22 의 BDAL 회선이 사용됩니다.그런 다음 각 버스 사이클의 데이터 부분에 8개 또는 16개의 DBAL 회선이 재사용됩니다.새로운 세대의 버스에서는 단일 버스 주소에 이어 두 개 이상의 데이터 사이클(연속 버스 주소에서 전송)을 수행할 수 있는 블록 모드 전송이 가능합니다.각 버스 사이클의 주소 부분은 데이터를 전송할 수 없기 때문에 블록모드를 사용하면 주소 사이클이 줄어들고 데이터 사이클에 소요되는 시간이 늘어나 버스 데이터 전송 대역폭이 증가합니다.

버스 마스터는 I/O카드의 토폴로지적으로 버스아비트레이터(버스의 논리 전면)에 근접한 것에 근거해 결정됩니다.더 가까운 카드가 더 많은 카드보다 우선됩니다.

인터럽트는 4개의 인터럽트 우선순위 레벨 중 하나로 인터럽트 필딩 프로세서에 전달할 수 있습니다.소정의 레벨 내에서는 버스의 앞쪽에 있는 IFP에 가까운 카드가 버스의 뒷쪽에 있는 카드보다 우선됩니다. 인터럽트는 벡터화되어 있습니다.인터럽트를 요구하는 카드는 IFP에 의해 인터럽트 벡터를 읽습니다.이렇게 하면 시스템 내의 모든 I/O 카드로부터의 인터럽트를 모호함 없이 구별할 수 있습니다.

로직 최소화

유니버스와 마찬가지로 신호 전달은 버스 시스템 전체에 최소한의 로직이 요구되도록 신중하게 최적화되었습니다.비동기 시그널링이 사용되지만 주소와 데이터의 디스킹은 현재의 버스 마스터가 담당하므로 버스 슬레이브 디바이스의 복잡성이 최소화됩니다.실패한 버스 사이클의 타임아웃에 대한 책임은 마스터 디바이스에도 있습니다.마찬가지로 인터럽트 트랜잭션을 처리하는 복잡성은 시스템 내의 단일 Interrupt-Fielding 프로세서(PDP-11 또는 VAX-11 컴퓨터)에 집중됩니다.

호환성.

Q-버스의 디자인은 정신적으로나 세부적으로 유니버스의 디자인과 매우 밀접하게 관련되어 있었다.어댑터는 Digital 및 Q-bus 장치를 Unibus 기반 컴퓨터에 연결할 수 있는 서드파티에서 사용할 수 있습니다.많은 I/O 디바이스는 Unibus 또는 Q-bus 플레이버로 사용할 수 있습니다.이들 디바이스 중 일부는 작은 차이가 있는 반면 다른 디바이스는 기본적으로 동일합니다.

소비에트 복제품

소련제 시스템(1801 시리즈 CPU 참조)에서는 Q-Bus 아키텍처는 ммм(병렬버스 인터페이스)라고 불립니다.주요 차이점은 1대의 버스에서 최대 4개의 프로세서를 지원한다는 것입니다.그렇지 않으면 커넥터의 물리적 레이아웃을 제외하고 바이너리로 표준 Q-Bus와 완전히 호환됩니다.

사이클 타입

Q-Bus는 6가지 기본 트랜잭션 유형을 지원합니다.

마스터 읽기 - 마스터 읽기 - DATIB 없음(필수 아님) DATOB 데이터 출력 - 마스터 쓰기 DATIOB 데이터 입력/출력(바이트) IAK 인터럽트 확인

인터페이스

Q-Bus에는 다양한 인터페이스 카드를 사용할 수 있습니다.

외부 링크

레퍼런스

  1. ^ 슈미트, 아틀란트 GUnibus, Q-Bus and VAXBI Bus, 디지털 버스 핸드북, Di Giacomo Joseph Ed, McGraw Hill, 1990년 ISBN0070169233