Shaahin Hessabi

Department of Computer Engineering
Sharif University of Technology
 Requirements
y Design‐for‐reuse is necessary for both memories and analog 
circuits.
y Both sensitive to noise and technology parameters.
¾ Hence, hard cores or custom‐designed
h d d i d
y Design‐for‐reuse for these circuits requires items described for 
logic cores plus many additional rules and checks
logic cores plus many additional rules and checks.

Sharif University of Technology Memory and Analog Cores 2
 Why Large Embedded Memories?
Why Large Embedded Memories?
y 50‐ 60% of the SoC area is occupied by memories.
¾ Multiple SRAMs, multiple ROMs, large DRAMs, flash memory blocks.
y Modern microprocessors: more than 30% of the chip area is 
occupied by embedded cache.
i db b dd d h
y Motivations of large embedded memories:
1
1. Reduction in cost and size by integration of memory on the chip.
Reduction in cost and size by integration of memory on the chip
2. On‐chip memory interface (replacing large off‐chip drivers with smaller 
on‐chip drivers)
™ reduces capacitive load, power, heat, length of wire. 
™ achieving higher speeds.
3
3. Elimination of pad limitations of off‐chip modules and using a larger word 
Elimination of pad limitations of off chip modules and using a larger word
width.
™ higher performance.

Sharif University of Technology Memory and Analog Cores 3

 The Increasing Memory Content
The Increasing Memory Content
100%
20
90%
80%
52
70%
71
60% 83 Memoryy
90 94
50% Reused Logic
40% New Logic
30%
20%
10%
0%
1999 2002 2005 2008 2011 2014

Sharif University of Technology Memory and Analog Cores 4

I
Integration of Large Memory with Logic
i fL M i hL i
y Adds significant complexity to 
g p y
the fabrication process
y Increases mask counts
¾ affects cost and memory density 
Æ impacts total capacity, timing 
of peripheral circuits  and system 
of peripheral circuits, and system 
performance.
y If process optimized for logic 
p p g
to obtain performance:
¾ high saturation current prohibits 
a conventional one‐transistor  
  ti l  t i t   
DRAM cell.
™ the 4T cell: simple, good 
performance, large area

Sharif University of Technology Memory and Analog Cores 5

I
Integration of Large Memory with Logic
i fL M i hL i
y If optimized for DRAM with 
p
very low leakage current:
¾ performance (switching speed) 
of the logic transistor suffers.
f h l ff
¾ 1T cell is used, which allows area 
optimization, but requires a 
p , q
complex voltage regulator and 
dual‐gate process
™ Provides approximately half the 
Provides approximately half the
performance of previous scheme.

Sharif University of Technology Memory and Analog Cores 6

 Integration of Large Memory with Logic
Integration of Large Memory with Logic
y Solution: dual‐gate processes
¾ 2 different types of gate oxides optimized for DRAM and logic transistors.
¾ logic and memory fabricated in different parts of the chip, each using its 
own set of technology parameters.
own set of technology parameters
¾ If flash memory used: double poly‐silicon layers required.

Sharif University of Technology Memory and Analog Cores 7

 Basic Structures

6T SRAM  ll
6T SRAM cell 3T DRAM cell 4T DRAM cell
4T DRAM cell

1T Flash cell
1T Flash cell
1T DRAM cell

Sharif University of Technology Memory and Analog Cores 8
 B i St t
Basic Structures
2‐port memory
2 independent single‐ended reads  or one 
differential write.
2 reads and one write by time multiplexing
y p g
Read during φ1, write during φ2

Content‐Addressable Memory (CAM)
y( )
Used in caches.
Read and Write cycles: like before…
Match c cle  place data on bit lines but don’t 
Match cycle: place data on bit lines but don t 
assert word line.
The word match lines from the CAM array can 
be  used as WORD lines in a companion RAM to 
read out other data associated with the tag 
stored in the CAM.
Uses: fully‐associative caches
Uses: fully associative caches, translation 
 translation 
lookaside buffers (TLBs), ...
Sharif University of Technology Memory and Analog Cores 9
 M
Memory Compiler
C il
y provide a framework that 
includes physical, logical, and 
electrical representations of 
p
the design database.
y Linked with front‐end design 
tools and generate data that is 
readable with back‐end tools.

Sharif University of Technology Memory and Analog Cores 10

 IP Generator/Compiler
IP Generator/Compiler
y User specifies
¾ Power dissipation, code size, application performance, die size
¾ Types, numbers and sizes of functional unit, including processor
¾ User‐defined instructions.
User defined instructions
y Tool generates
¾ RTL code, diagnostics and test reference bench
RTL code diagnostics and test reference bench
¾ Synthesis, P&R scripts
¾ Instruction set simulator, C/C++ compiler, assembler, linker, debugger, 
profiler, initialization and self‐test code

Sharif University of Technology Memory and Analog Cores 11

 T d f Mi d Si l S C
Trends for Mixed‐Signal SoCs
y Real world signals are analog
y Information processing and 
computing are in digital

y Problem: Analog and digital 
circuits often don’t get along 
circuits often don t get along 
together!

Sharif University of Technology Memory and Analog Cores 12

 The Substrate Crisis
The Substrate Crisis

Sharif University of Technology Memory and Analog Cores 13

 Digital Noise Coupling
l l
Fast transients in  Switching noise in  
g
digital circuits analog circuits

Who needs to consider 
the substrate coupling 
noise impact?

Sharif University of Technology Memory and Analog Cores 14

 Sources of Substrate Noise
Sources of Substrate Noise
y Inductive Noise (di/dt, 100 mV)
¾ Bonding wires
¾ Large di/dt on power supplies
¾ Non‐ideal power supplies connecting directly to the substrate
Non ideal power supplies connecting directly to the substrate
y Capacitive Coupling (dv/dt, 10 mV)
¾ Interconnect capacitance to substrate
Interconnect capacitance to substrate
¾ Junction capacitances
y Impact Ionization (I
p ( drain,, Vgs & Vds,, 2 mV))
¾ High electric field near the drain of saturated MOS devices
¾ Substrate current injection

Sharif University of Technology Memory and Analog Cores 15

 I d ti N i
Inductive Noise

y L changes with:
¾ Type of package
¾ Number of pins for a connection

Sharif University of Technology Memory and Analog Cores 16

 C
Capacitive Noise
iti N i

y Large capacitance to substrate (supply, buses, output 
drivers, clock, etc.)
, , )
¾ Shielding reduces some values

Sharif University of Technology Memory and Analog Cores 17

 Primary Noise Sources
Primary Noise Sources
y Logic power rail bounce due to driver switching
y Chip substrate coupling
y Package resonance (excited by overtones of clock)
y Analog power rail bounce
y Noise coupling to various isolated device structures is proportional 
to the capacitance from that device to chip substrate.
¾ No effective shielding techniques.
¾ Separation of noise transmitter from noise receiver makes little difference in 
S ti f i t itt f i i k littl diff i
coupled noise due to low substrate resistance (for heavily doped substrate)
y Noise is linear with switching power on
Noise is linear with switching power on‐chip.
chip.
y Noise peak voltage increases as logic transitions are synchronized 
for a given amount of switching power. Noise energy unchanged.
g gp gy g
¾ Noise energy proportional to logic power rail inductance.
Sharif University of Technology Memory and Analog Cores 18
 Primary Noise Sources (cont’d)
Primary Noise Sources (cont d)
y Synchronous noise
¾ Using single clock for switching functions. 
¾ Can excite the package system resonance in phase with analog sampling 
clock.
clock
™ Its effect can be a DC shift in the sampled signal with a given noise excitation level.
y Pseudo‐synchronous noise
¾ Mainly due to package resonance when excited by the CMOS switching. 
¾ If clock frequency is at the package resonant frequency the noise will 
increase dramatically One must lower the Q by increasing damping
increase dramatically. One must lower the Q by increasing damping.
y Asynchronous noise
¾ Noise from mixing clocks. Will start chip‐package‐PCB system resonating on 
Noise from mixing clocks Will start chip‐package‐PCB system resonating on
the asynchronous clock edges. The asynchronous clocks will also couple this 
noise to the chip substrate and therefore to the analog circuits.

Sharif University of Technology Memory and Analog Cores 19

 RF IC P bl
RF IC Problem
y Weak signals at RF input (μV)
g p (μ )
y Several on‐chip noise 
mechanisms must be controlled
y Linear and non‐linear mixing 
and alaising with sampling of 
different noise sources

y Coupled noise will manifest at different frequencies (e.g. 
phase noise due to low frequency modulation of transistors) 
and analysis/simulation especially complicated. 
¾ Small signal conventional analysis may not be adequate.
y High integration: both analog (like VCOs, A/D), and digital 
(A/D, DSP) may exists on the same chip.
Sharif University of Technology Memory and Analog Cores 20
 S b
Substrate Noise Injection Mechanisms
N i I j i M h i
y Capacitive injection 
p j
through reverse‐biased 
junctions
y Noise injection through 
contacts
y Other mechanisms:

Noise in mixed signal systems
    d  l 
¾Parasitic capacitance between an interconnect and the substrate
¾The forward biasing of device junctions
¾Hot carriers – the high electric field between drain and source 
in submicron transistors
¾Ionization currents (f<100MHz) is the most important of 
( ) p
substrate coupling sources.
Sharif University of Technology Memory and Analog Cores 21
 Chip/Package Model for Noise Analysis
Chip/Package Model for Noise Analysis

Sharif University of Technology Memory and Analog Cores 22

 Substrate Noise Reduction
Substrate Noise Reduction
1. Wafer and process level solutions
2. Physical and Layout Level Solutions
3. Circuit Level Solutions: Robust Circuits and Frequency Planning
4. Package and Board Level Solutions: High Quality Power 
Distribution Network Design
¾ Decoupling,
¾ Power distribution,
¾ Turn off functions not in use
Turn off functions not in use
5. System Level Solutions: SoC vs SiP

Sharif University of Technology Memory and Analog Cores 23

 1 W f /P
1. Wafer/Process Level Solutions
L l S l ti
y Lightly doped Drain MOSFET 
g y p
¾ Lower impact ionization currents
™ Current is due to high electric field near 
th  d i   f  t t d MOS
the drain of saturated MOS
y SOI process
¾ Capacitive shielding of low‐frequency 
coupling

y Minimize supply inductance
¾ Multiple bond‐wire/package  pins
¾ Distribute power supply pins on chip/package
p pp y p p p g
y…

Sharif University of Technology Memory and Analog Cores 24

 2 Physical and Layout Level Solutions
2. Physical and Layout Level Solutions
y Package inductance needs to be minimized for power supplies 
d
directly connected to substrate
l d b
¾ Use separate power supply for largest current drivers
y Seal and pad rings affect noise transfer
Seal and pad rings affect noise transfer
y Digital signals should not
¾ Be routed over or through the analog portion of the chip
Be routed over or through the analog portion of the chip
¾ Be routed next to sensitive lines
y Floorplan such that the package pin assignments do not route 
Floorplan such that the package pin assignments do not route
sensitive analog signals near digital I/Os, supplies, or clock signals

Sharif University of Technology Memory and Analog Cores 25

 Layout
y Digital layout:  made by interconnecting simple blocks (place cells 
and route between them).
d b h )
¾ Design criteria: minimize area and signal delay.
y Analog layout contains networks with limited complexity, rarely 
A l l t t i t k ith li it d l it l
reuse specific cells, involves optimizing transistor layouts with 
much less concern for interconnections.
much less concern for interconnections.
¾ Design criteria: accuracy and noise immunity.
y Mixed analog digital layout: the main issue is the substrate 
g g y
coupling noise.
¾ Design criteria: careful circuit design and strict layout.

Sharif University of Technology Memory and Analog Cores 26

 3 Circuit Level Solutions
3. Circuit Level Solutions
a. Circuit Design for Robustness
b. Frequency Planning

Sharif University of Technology Memory and Analog Cores 27

 3 a Circuit Design for Robustness
3.a. Circuit Design for Robustness
y Low noise logic
¾ Current steering logic  (CSL, …)
¾ Minimize switch currents in power supply
y Controlled circuit timing
C t ll d i it ti i
¾ Analog sampling away from clock instants
y Fully differential analog circuitry
Fully differential analog circuitry
¾ High common mode rejection
¾ High power supply rejection
g p pp y j
¾ Ensure layout symmetry w.r.t. noise source
y Minimize the instantaneous current
¾ Slow rise and fall times
¾ Stagger the timing of output drivers or large blocks of circuitry
¾ Lower the voltage swing
h l

Sharif University of Technology Memory and Analog Cores 28

 3 b Frequency Planning
3.b. Frequency Planning
y Main peaks in substrate noise come from:
¾ Power/ground distribution resonance
¾ Circuit switching (signal rise edge), clock
y Idea: Careful frequency planning for RF/Analog circuits in order to 
Id C f l f l i f RF/A l i it i d t
avoid these noise peaks.
y Solutions:
¾ Place decoupling capacitors, change power/ground pin allocation to reduce 
and move the frequency of resonance
¾ Use differential circuits to avoid common‐mode ground noise

Sharif University of Technology Memory and Analog Cores 29

 Analog Circuits
Analog Circuits
y Almost 5% of SoC area.
y Primary design issue: precise specifications of various parameters
y Tools such as MATLAB are used for specification and simulation.
y Verilog‐AMS and VHDL‐AMS are increasingly used for modeling.
y Automatic generation from AMS‐HDL is still in its infancy,
¾ because of the large number of variables associated with AMS design.
y Current use of AMS‐HDLs for ESL: system level verification.
¾ requires co‐simulation of analog and digital behavioral models to reduce 
simulation costs.
y AMS blocks cannot be easily synthesized from a high‐level 
AMS blocks cannot be easily synthesized from a high‐level
specification without low‐level support.
¾ Must follow a design process such as the firm IP flow, shown at next slide.
g p ,

Sharif University of Technology Memory and Analog Cores 30

 AMS IP D i Fl
AMS IP Design Flow
y Starting point: set of library 
gp y
components that comprise the 
un‐optimized schematic view 
of the design.
¾ Library consists of parameterized 
reusable components.
reusable components
y Model parameters are set by 
an optimization tool.
p

y Refer to lecture 6 for further 
g
issues on analog cores.

Sharif University of Technology Memory and Analog Cores 31

 D t
Data converters
t
y Data converters (ADCs and DACs): key blocks in AMS SoCs.
Data converters (ADCs and DACs): key blocks in AMS SoCs
¾ Act as Mixed‐Signal Interfaces
y ADC:

y DAC:

Sharif University of Technology Memory and Analog Cores 32

 Issues in AMS SoCs
y Important issues:
¾ Technology, architecture, implementation choices (SoC, SoP) 
y Technology choices:
¾ CMOS: high speed, poor noise, poor transconductance, poor intrinsic gain
C OS hi h d i d i i i i
¾ Bipolar: high speed, good noise and transconductance, better intrinsic gain
¾ SiGe: high speed, good noise and transconductance, best intrinsic gain, 
SiGe: high speed good noise and transconductance best intrinsic gain
expensive
¾ GaAs: for high speed, special applications, very expensive.

Sharif University of Technology Memory and Analog Cores 33

 Technology Choice
Technology Choice
y CMOS is the most popular technology. Reasons:
y Cheap technology 
y Very good for digital circuits, good for analog circuits.
y Scaling in CMOS technology
¾ Improves device performance: speed and power efficiency (gm/ID)
¾ sub 45nm. A lot of design challenges
y Integration with high density digital circuits: possibility of placing 
both analog and digital components on the same chip
both analog and digital components on the same chip.
¾ improves overall performance and/or reduce the cost.
y The trend is to use smart
The trend is to use smart techniques to enhance the RF/AMS 
techniques to enhance the RF/AMS
circuits performance (offset, accuracy, linearity)
¾ Digitally enhanced analog

Sharif University of Technology Memory and Analog Cores 34

 T h l
Technology Scaling 
S li
y Analog circuits: highly 
g g y
susceptible to random variations 
in process and operating 
conditions.
conditions
¾ Such variations do not scale with 
process. 
¾ All these factors increase the power 
ll h f h
dissipation and the manufacturing 
costs.
y Increase in relative performance 
is behind the digital circuits 
performance
¾ doubles in 5 years
™ Over 15 years, analog/digital 
performance gap is ~ 150x.
f    i    

Sharif University of Technology Memory and Analog Cores 35