FIR Low-Pass Filter

本文数据在 2026-08-24 依据仓库源文件、CSV、JSON、报告、图片和板级日志完成复核 仓库当前没有持续集成工作流，MATLAB、Vivado、Vitis 和板卡验证需要本地专有工具与硬件

本项目覆盖从规格、算法、位宽、架构到板级闭环的完整研究路径 FIR 是有限冲激响应滤波器，重要特点是能够实现严格线性相位并通过有限系数完成卷积 核心问题是如何在 0.2π 通带边缘与 0.23π 阻带边缘之间完成窄过渡，同时满足 80 dB 阻带衰减，并在 FPGA 上保持逐位一致，数据来源见 spec/spec.json 和 reports/floating_design_report.md [1]

题目中的 100 taps 与 order = 100 分别代表 100 个系数和 101 个系数，数据来源见 data/analysis/design_tradeoff_summary.json [1] 项目同时构造两条基线，避免因术语混用得到错误结论 两条基线的阻带衰减都只达到约 40 dB，无法满足 80 dB 目标

设计空间扫描还比较了 firpm、firls 与 Kaiser 窗方案 在同一规格下，firpm 以 261 抽头满足要求，另外两种方案分别需要 331 和 355 抽头，因此最终选择兼顾了规格余量与硬件成本 [1]

%% 数据从规格进入算法与定点模型，再沿 RTL、实现和板卡证据逐层收敛
flowchart TD
    A[频率与衰减规格] --> B[MATLAB 设计空间扫描]
    B --> C[firpm 260 阶 261 抽头]
    C --> D[Q1.15 与 20 bit 系数量化]
    D --> E[黄金向量与逐位参考结果]
    E --> F[五种自研 Verilog 架构]
    E --> G[Xilinx FIR Compiler 对照]
    F --> H[Vivado 仿真 综合 实现]
    G --> H
    H --> I[PS DMA PL 板级系统]
    I --> J[UART 自动判定]
    J --> K[CSV JSON 日志与图表]

浮点设计留下约 3.99 dB 的阻带余量，为系数量化提供缓冲 选择 20 bit 系数后，量化设计仍达到约 81.3994 dB 阻带衰减，数据来源见 reports/quantization_report.md [1]

项目没有把并行度等同于性能 每种结构都保留数学映射、数据流图、延迟、资源和实测实现频率，便于判断吞吐提升来自并行通道还是更深流水

图 5.1 对称折叠与流水脉动结构

图 5.2 L2 与 L3 并行结构

仓库的 vectors/ 目录覆盖冲激、阶跃、短随机、通带边缘、过渡带、阻带、多音、溢出边界、大随机缓冲和两种通道对齐场景 最低通过矩阵按 3 + 3 + 4 + 9 + 9 = 28 个架构与用例组合推导，数据来源见 reports/regression_report.md [2]

表 7.1 只比较纯 FIR 内核，避免把处理系统、DMA、片上存储和串口外壳混入架构结论 fir_pipe_systolic 达到最高 Fmax，并以 3.803 nJ/sample 获得当前自研矩阵中最好的综合平衡

图 7.1 资源、功耗与吞吐的联合比较

注：功耗来自路由后向量无关估计，置信等级为 Medium，适合当前设计间相对比较，不替代实验室电源测量或带活动率的最终签核

正式平台是 MZU04A-4EV，器件为 XCZU4EV 测试链路由处理系统准备输入，经 DMA 送入可编程逻辑 FIR，再通过 UART 回收结果并与黄金向量逐项比较

八个正式用例为 impulse、step、random_short、passband_edge_sine、transition_sine、multitone、stopband_sine 和 large_random_buffer 两种架构最近三个正式窗口也全部通过，详细周期统计位于 reports/board_stability.md [3]

内核比较和板级外壳比较回答不同问题 自研流水脉动结构在纯内核矩阵中表现最好，厂商 FIR IP 在完整板级外壳中使用更少 LUT 与 FF，并具有略低的功耗和能量估计

两个系统顶层均已完成路由 依据 data/analysis/route_status.csv 和 reports/vendor_vs_custom.md，自研顶层吞吐略高，厂商顶层在资源与估计能效上占优，因此仓库保留二者作为不同工程目标的事实基线 [4]

1. 第一步，克隆仓库并进入目录

git clone https://github.com/AIALRA-0/FIR-Lowpass-Filter.git # 克隆公开仓库到当前目录
Set-Location FIR-Lowpass-Filter # 进入 FIR 工程目录

2. 第二步，复制本地工具链模板并填写自己的安装路径

Copy-Item config/toolchains.local.example.json config/toolchains.local.json # 复制公开模板，避免提交个人工具路径
$env:VIVADO_BIN = 'C:\Xilinx\Vivado\2024.1\bin' # 设置 Vivado 命令目录，脚本优先读取此变量
$env:FIR_UART_PORT = Read-Host '请输入本机串口名称' # 交互读取本机串口，避免把真实端口写入仓库

3. 第三步，先运行一个标量烟雾测试

pwsh -File scripts/run_scalar_regression.ps1 -Dut base -Case impulse # 对对称折叠基线运行冲激响应逐位回归

Import-Csv data/impl_results.csv | Format-Table # 查看七条已保存的内核和板级外壳实现结果
Import-Csv data/board_results.csv | Format-Table # 查看两种架构共十六条正式板级用例
Import-Csv data/analysis/board_stability_recent_arch.csv | Format-Table # 查看最近三个正式窗口的稳定性

以下命令依赖 build/ 中未纳入 Git 的 Vivado 综合、时序、路由与功耗报告 仅克隆公开仓库时请直接读取已经保存的 data/impl_results.csv 和 data/analysis/，避免用空构建目录覆盖证据

python scripts/collect_impl_results.py # 从完整 Vivado 报告重建实现总表
python scripts/collect_analysis_metrics.py # 从完整系统报告重建效率、时序、路由和功耗分析

pwsh -File scripts/run_scalar_regression.ps1 -Dut pipe -Case random_short # 运行流水脉动结构的短随机标量回归
pwsh -File scripts/run_vector_regression.ps1 -Dut l3 -Case stopband # 运行 L3 多相结构的阻带向量回归
pwsh -File scripts/run_vector_regression.ps1 -Dut l3_pipe -Case overflow_corner # 运行 L3 流水结构的溢出边界回归

pwsh -File scripts/check_jtag_stack.ps1 # 检查 JTAG、器件链和串口前置条件
pwsh -File scripts/run_zu4ev_closure.ps1 -Arch fir_pipe_systolic -ForceAppBuild -MaxAttempts 2 # 运行自研板级闭环
pwsh -File scripts/run_zu4ev_closure.ps1 -Arch vendor_fir_ip -ForceAppBuild -MaxAttempts 2 # 运行厂商 IP 板级闭环

板卡编号、JTAG 唯一标识、真实串口号和本机路径已经从公开证据中移除 使用者应通过环境变量或未跟踪的 config/toolchains.local.json 提供自己的参数

公开截图已遮盖本机路径、串口号、JTAG 唯一编号、存储设备标签和背景屏幕内容 如果新日志来自真实硬件，请在提交前重新执行仓库级隐私扫描

欢迎补充跨平台脚本、统一回归总入口、新架构、活动率驱动的功耗分析或更多板卡适配 贡献应同时提供实现、测试方法、结果表和可公开的本地视觉证据

1. 第一步，从主分支创建主题分支

2. 第二步，完成最小相关回归并记录工具版本

3. 第三步，确认 README、报告、日志、图片和元数据不包含敏感字段

4. 第四步，提交变更并说明结果适用的器件、时钟、范围和限制

代码按 MIT License 发布 完整论证请阅读 Report.md，需要固定版式时使用 Report.pdf

[1] AIALRA-0, “FIR Lowpass Filter Design and Implementation Report,” Report.md, 2026

[2] AIALRA-0, “Regression Report,” reports/regression_report.md, 2026

[3] AIALRA-0, “Board Validation,” reports/board_validation.md, 2026

[4] AIALRA-0, “Vendor vs Custom FIR Comparison,” reports/vendor_vs_custom.md, 2026